FPGA调试

如何利用创新FPGA调试工具,缩短除错周期

相信每一个电子工程师在项目开发的过程中都不可避免的要进行方案的调试,除了仿真调试之外,我们还必须进行实际硬件调试才能确保功能的正常。

目前高速设计和大规模FPGA调试的问题 :
1、 FPGA容量越来越大,设计越来越复杂,速度越来越快,这传统调试方案显得越来越捉襟见肘
2、 使用逻辑分析仪时,会占用太多的FPGA I/O接口,
3、 使用嵌入式逻辑分析IP(ILA)又会消耗宝贵的FPGA逻辑资源

缩短关键点 | 更长时间的信号观察很重要

缩短关键点 | 更长时间的信号观察很重要

SDK中uboot的调试方法

通过一个具体案例介绍SDK中调试uboot的方法。

uboot2015.4中打开DEBUG,以便打印出更多的信息,便于理解uboot的执行流程,

编译会报下面的错,把CONFIG_SPL注释掉即可,

将编译生成的文件放到Zedboard上启动,发现没有任何输出,而之前没加DEBUG选项时是可以正常启动的。

具体定位过程总结如下:
在SDK xsdb窗口中键入下面命令,

依次执行ps_init,ps_post_config初始化zynq,

xsdb% cd {F:\zynq_ocm\HW\zynq_ocm.sdk\design_1_wrapper_hw_platform_0}

xsdb% source ps7_init.tcl

xsdb% ps7_init

高速FPGA设计方案调试利器:EXOSTIV Probe

作者:Steve Leibson,编译:stark

相信每一个电子工程师在项目开发的过程中都不可避免的要进行方案的调试,除了模拟调试我们还必须进行真机调试才能确保功能的正常,通常我们采用的调试方法分为两种:第一种是使用硬件逻辑分析仪,第二种是采用嵌入逻辑分析IP,通过JTAG连接开发IDE进行调试,但是随着FPGA设计越来越复杂,速度越来越快,这两种方案显得越来越捉襟见肘,逻辑分析仪会占用太多的FPGA I/O接口,嵌入式逻辑分析IP又会消耗宝贵的FPGA逻辑资源,因此Exostiv Labs公司推出了新型的调试工具EXOSTIV Probe。

图1:传统FPGA调试方案:硬件逻辑分析仪和嵌入式逻辑分析IP

图1:传统FPGA调试方案:硬件逻辑分析仪和嵌入式逻辑分析IP

逻辑分析仪在FPGA开发的应用

随着FPGA设计的日益复杂,如今整个设计流程中的实时验证和调试已经成为当前设计FPGA系统的关键部分。在PGA
系统设计完成前,有两个不同的阶段:设计阶段,调试和检验阶段。设计阶段的主要任务是输入、仿真和RTL设计。调试和检验阶段的主要任务是检验设计,纠正发现的任何错误。本文将提出使用逻辑分析仪和Altera的Logic Analog Interface相结合的方法进行在线调试以达到只使用少量的FPGA管脚查看许多FPGA内部信号。如果使用得当,您可以突破非常棘手的FPGA调试问题。

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