MIG

MIG UltraScale设计方法检查清单

MIG 设计检查清单是一款工具,可为客户完成每一步 MIG 设计提供帮助。

该检查清单收集对实现成功 MIG 工作非常重要的信息,特别是在最高支持数据速率下。

它包含内核定义与生成、引脚、时钟,以及电路板规划、仿真、设计流程及硬件调试等信息。

Xilinx 网站上有大量对设计和调试存储器接口都很实用的资源和文档。

该电子数据表可根据设计流程,收集 MIG 用户需要了解并将其指向实用文档和/或资源的一切。

检查清单以 Excel 电子数据表形式提供,根据此前所列类别分为不同的工作表。

每行项目都提供用户使用 MIG 需要了解的详细信息,在这里可了解更多详情,检查该项目是否已经查看,之后要标注相关问题或项目的注释,以便后续查看。

解决方案

在这里下载该电子数据表,并在 MIG UltraScale 内核的定义、电路板布局以及设计调试的整个过程中使用。

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第二代双倍数据传输速率同步动态随机存储器, 以其大容量、高速率和良好的兼容性得到 了广泛应用。 文中介绍了DDR3的特点和操作原理, 以及利用 MIG 软件工具在 Virtex-6列 FPGA中实现 DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDR3 控制器的可行性,其工作稳定, 占用资源少,可植性强等。

DDR3 SDRAM 是从 DDR、 DDR2 发展而来的一种高 速同步动态随机访问存储器。 由于DDR3 SDRAM 可以 在脉冲的上升和下降沿都传输数据, 因此传输数据的等 效频率是工作频率的两倍。 与 DDR2 相比, DDR3 主要 有以下优势: (1) DDR3采用8-bit预取技术, 解决了 外部数据传输率与核心频率之间的矛盾, 保证了数据 传输率的持续增长, 同时增加了带宽。 (2) DDR3 的核 心电压为 1.5V, 增加异步重置与 ZQ校准功能, 功耗 比DDR2降低了25% 。(3)DDR3存储器模块的地址、 命令、 控制信号和时钟采用了 “ fly-by” 的拓扑结构, 大幅减轻了地址/命令/控制与数据总线的负载, 提高 了信号的完整性[2]。

本文介绍了DDR3的特点和操作原理, 利用 MIG 软 件工具在 Virtex-6系列FPGA 中实现DDR3 SDRAM控制器的设计,并给出了硬件测试的结果。

硬件平台:ZC706开发板
软件工具:Vivado 2013.2

上一篇文章提供了一个在Zynq上使用MIG的设计,其配置为:MIG的AXI端口工作在200MHz, 32bit;DDR3 Memory接口工作在800MHz(1600Mbps), 64bit;MIG工作在4:1模式。实际上对于XC7Z045来说,FPGA侧DDR3 PHY最高可以工作在1866Mbps上,不过因为ZC706板载的SODIMM内存条只能支持到1600Mbps,所以实际使用的是这个配置。

在这种配置下,MIG DDR3 Memory接口工作频率比较高,如果从FPGA IP访问PL DDR3的数据流量比较大,这个设计比较有优势。如果从CPU访问PL DDR3的数据流量比较大,GP端口的吞吐率(或者说工作频率)就成为关键了。在实践中,GP端口的工作频率可以达到250MHz,这样软件访问PL DDR3的性能就会得到明显的改善。不过如果GP端口工作在250MHz,MIG就只能工作在2:1模式下了。

硬件平台:ZC706开发板
软件工具:Vivado 2013.2

Step 1: 创建工程
启动Vivado 2013.2,创建一个新的工程zc706_mig。选中Create project subdirectory。
选择RTL Project
一路Next,在Default Part页面选择ZC706开发板。

Step 2: 配置Zynq
在左面的Flow Navigator窗口,单击Create Block Design,Design Name填写zynq。
在Diagram Tab页里面添加IP ‘ZYNQ7 Processing System’。
双击processing_system7_1,打开配置界面。取消所有外设,仅仅保留UART。UART1使用MIO 48..49。关闭FCLK_CLK0的输出。

硬件平台:ZC706开发板软件工具:XPS & SDK 14.4 MIG(Memory Interface Generator)的基本配置:AXI接口: 200MHz, 32bitMemory接口: 800MHz, 64bit Step 1: 创建工程    启动XPS 14.4。用器件XC7Z045(FFG900, -2)创建一个新的工程。创建工程时不要选择‘AXI Reset Module’。 Step 2: 配置Zynq    按照labfiles里面的Zynq-PS-DDR-Configuration.png配置PS DDR3的参数。    将CPU的频率设置为733MHz    取消‘Enable Programmable Clock and reset to PL’    取消‘Enable PL Interrupts to PS and vice versa’    取消所有外设,仅仅保留UART。UART1使用MIO 48..49

了解如何使用Vivado 储存期接口生成器(MIG)创建存储器接口。本视频通过一个使用MIG创建的设计范例向您演示了一些快速且容易实现的存储器接口和控制器的验证方法。

问题:从“7 系列 FPGA 存储器接口用户指南 v1.6 版”开始,将包含下列 DDR3 SDRAM 设计指南:如果使用多个 CK 输出,如双排输出,则所有 CK 输出都必须位于同一个字节通道中。

问题:发现问题的版本: v1.7

问题:有关MIG 7 系列设计助手 - MIG 7 系列 DDR2/DDR3、电路板布局和设计指南专家答复

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