转换器

消除影响JESD204B链路传输的因素

作者:Ian Beavers,ADI公司应用工程师

JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准,它提供更高的通道速率最大值(每通道高达12.5 Gbps),支持确定延迟和谐波帧时钟。此外,得益于转换器性能的提升——这些转换器兼容开放市场FPGA解决方案,并且可扩展——现已能轻松传输大量待处理的数据。

FPGA供应商已讨论了许多年有关千兆串行/解串(SERDES)接口的话题,虽然过去大部分模数转换器(ADC)和数模转换器(DAC)并未配备这类高速串行接口。FPGA和转换器不与任何通用标准接口,无法利用SERDES的高带宽。JESD204B兼容型转换器能够解决这个问题,而人们针对这种新功能提出了一些问题。

选择合适的转换器:JESD204B与LVDS对比

作者:Ian Beavers 应用工程师 高速转换器团队 Analog Devices公司
作者:Jeff Ugalde 产品工程师 接口技术部 Analog Devices公司

根据最新JESD204B标准构建的转换器非常适合新型高速FPGA。在采用这些器件进行设计时,应考虑I/O注意事项。

随着数据转换器架构和FPGA不断采用更高级更小型化几何体,系统设计人员面临着新的数据接口挑战。更小工艺几何体支持更高带宽转换器在不断提高的分辨率及速度下运行,其可实现更高的数据吞吐量。而且,它们还可提供更高的串行/解串(串行解串器)速率,以适应在以前较大几何体上无法实现的带宽占用。更小的工艺几何体也可实现将更多的数据转换器集成在单个器件中。这些数据转换器的接口解决方案不仅需要支持高数据速率,而且还必须与复杂FPGA器件兼容,并保证I/O数。

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