Xilinx

Xilinx加法器IP核adder

1.加法器IP核配置

2.adder_top.v代码
`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 10:20:30 07/19/2017
// Design Name:
// Module Name: adder_top
// Project Name:
// Target Devices:
// Tool versions:
// Description:
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// Dependencies:
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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Xilinx FPGA设计代码风格

Xilinx FPGA设计代码风格 以后逐渐补充

1、时钟信号的分配策略
(1)、使用全局时钟可以为信号提供最短的延时和可以忽略的扭曲;
(2)、FPGA特别适合于同步电路的设计,尽可能减少使用始终信号的种类;
(3)、减少时钟摆率的一种有效方法是使用一个时钟信号生成多个时钟使能信号,分别驱动触发器的时钟使能端,也就是说让所有的触发器都在同一个使能的控制下,只有使能打开的时候,所有触发器才可以装入数据;
(4)、避免时钟信号产生毛刺,所以要采用时序逻辑,尽量避免组合逻辑。

2、使用SRL16移位寄存器,很灵活的配置

3、尽量多的使用触发器资源,比如状态编码时使用独热码。

4、信号的反相处理
(1)、如果输入信号需要反相,则要尽可能的调用输入带反相功能的符号,而不是使用分离的反相器来进行反相
(2)、如果一个信号反相后驱动了多个负载,则应该将反相这个功能分散到各个负载中去实现。因为在FPGA中集中反相然后驱动多个负载往往会多占用一个逻辑块,而且延时也增加了;分散信号的反相可以与其它逻辑在同一单元内完成而不消耗额外的逻辑资源。

2、如何提高电路工作频率

Xilinx推出革命性的新型自适应计算加速平台

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX)),今天宣布推出一款超越FPGA功能的突破性新型产品,名为ACAP(Adaptive Compute Acceleration Platform,自适应计算加速平台)。ACAP 是一个高度集成的多核异构计算平台,能根据各种应用与工作负载的需求从硬件层对其进行灵活修改。ACAP 可在工作过程中进行动态调节的灵活应变能力,实现了 CPU 与 GPU 所无法企及的性能与性能功耗比。

在大数据与人工智能迅速兴起的时代,ACAP 理想适用于加速广泛的应用,其中包括视频转码、数据库、数据压缩、搜索、AI推断、基因组学、机器视觉、计算存储及网络加速等。软硬件开发人员将能够针对端点、边缘及云应用设计基于 ACAP 的产品。首款 ACAP 产品系列,将是采用台积电 7 纳米工艺技术开发的代号为“Everest(珠穆朗玛峰)”的产品系列,该产品将于今年年底实现流片。

Xilinx CEO 描绘公司新愿景与战略蓝图

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))总裁兼首席执行官(CEO)Victor Peng ,今天揭示了公司的未来愿景与战略蓝图。Peng 的愿景旨在为赛灵思带来新发展、新技术和新方向,打造“灵活应变的智能世界”。在该世界中,赛灵思将超越 FPGA 的局限,推出高度灵活且自适应的全新处理器及平台产品系列,为用户从端点到边缘再到云端多种不同技术的快速创新提供支持。

Peng的战略包括三大要点:
• “数据中心加速”提为发展新重点:赛灵思正在加强与关键数据中心客户、生态系统合作伙伴及软件应用开发商的合作力度,以进一步推动计算加速、计算存储及网络加速领域的创新与部署。数据中心是一个快速普及技术的领域,以此为重点,可以让客户迅速受益于赛灵思技术为各种应用所带来的数量级提升的性能和单位功耗性能优势,其中包括人工智能(AI)推断、视频与图像处理、基因组学等应用。

• 加速主流市场的发展:在这些主流市场中,赛灵思一直是关键技术的领先者而且拥有深厚的市场根基。这些市场包括八大市场领域:汽车、无线基础设施、有线通信、音频、视频与广播、航空航天、工业、科学与医疗、测试、测量与仿真以及消费类电子技术。这些主流市场与客户仍然是赛灵思的核心,公司将继续积极推进上述领域的创新。

Peng的战略包括三大要点:

Barefoot Tofino™ 交换机 ASIC 与基于 Xilinx® FPGA 的 SmartNIC 能以纳秒级的精细粒度对每个数据包实现全面可视性;其采用 P4 和 In-band Network Telemetry (INT) 技术并由 Barefoot Deep Insight™ 方便地进行分析和可视化,从而使网络运营商能实时精准地发现并高效解决问题。

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX)),与 Barefoot Networks 联袂演示了可帮助网络运营商以纳秒级精细粒度对每个数据包实现可视性的端到端网络性能监控解决方案。Barefoot Networks 是首创全球最快速 P4 可编程 6.5Tb/s 以太网交换机 ASIC -- Tofino 的公司,同时还是推出了全球首款能帮助用户全面了解其网络中每个数据包传输情况的网络监控系统的公司。

Xilinx 浮点数IP核的用法- 定点数转浮点数

首先调用IP核

标注1:选择定点数转浮点数

标注1:32位定点数

标注2:数字格式,符号位,整数位和小数位

标注1,2:转化为的浮点数可以是单精度也可以是双精度。

标注3:为转化后的数据格式。

仿真如下:

利用Xilinx FSL总线自定义IP核(下)

基于FSL总线的IP核定义好之后,下面开始添加IP核
首先hardware——>configure coprocessor 选择刚才定义的led_ip,点击add
如果是第一次添加FSL总线,会弹出一个警告,警告会在后面去除,先点OK或者yes。

到ports栏,展开led_ip_0 右击led 选择 make external 然后会在上面external ports看到 led_ip_0_led_pin 是最终要输出到led灯的。

利用Xilinx FSL总线自定义IP核(上)

一、创建IP核
首先打开XPS,建立一个工程之后(选择AXI总线),建立工程之后,点击project——>creat and import peripheral wizard界面如下:以点亮一个led为例

点击next 选择creat templates for a new peripheral

next,默认选择 to an XPS project

next,取名为led_ip。版本号也很重要,最初为1.00

Xilinx 任命 Victor Peng 担任总裁兼首席执行官

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))今天宣布公司董事会已任命 Victor Peng 为总裁兼首席执行官 (CEO),任命自 2018 年 1 月 29 日生效。Victor Peng 将成为赛灵思历史上第四任CEO,其将在公司发展动能与商机持续成长之际,为这个全球可编程半导体产品市场的领先企业掌舵。

赛灵思董事长 Dennis Segers 表示:“Victor 的独特能力在于能把愿景和战略化为一流的执行力,并具有激发和引领变革的惊人能力。 过去十年来,他一直是赛灵思创新的规划者,未来将充分把握当前的商机,领导公司高速前进。Victor 是一位深经历练的领导者,他有着敏锐的商业头脑,更对客户怀抱高度的服务热忱。公司董事会非常高兴能够在公司发展跨入一个新的创新与发展的新阶段之际,任命 Victor 为 CEO。”

"我很荣幸在我们这个行业如此蓬勃发展之际被选为赛灵思的领导者。科技世界正在迅速变革,我将带领赛灵思充分利用我所明确可见的绝佳商机实现转型发展。在新一轮计算变革趋势中,赛灵思在实力上处于一个业界罕见的领先地位,而且已经做好了充足的准备。通过专注于为新领域和传统市场提供独特的价值,我期望能够加速公司发展,并创造新一轮的股东价值。"—— Victor Peng

Xilinx Serdes时钟纠正clock correction

1、时钟纠正原理
时钟纠正比较简单,下面一个图就能说清楚。
首先为什么要使用时钟纠正,是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样,但是会有略微的不同,正是这样导致内部的FIFO有可能读空和写满,这样就会导致传输错误。与其传输出错误,不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列,在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么,这样可以避免出错。

2、设置buff大小
即设置最小延迟和最大延迟,buff中的内容在小于或大于这两个值时就会插入或删除特定的CC序列。设置最小延迟要求如下表。(IP核里面不用设置这个,因为提供了PPM offset核CC序列发送的周期,IP核会自己计算出来,真是智能!)

同步内容