Xilinx

Xilinx 任命 Victor Peng 担任总裁兼首席执行官

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))今天宣布公司董事会已任命 Victor Peng 为总裁兼首席执行官 (CEO),任命自 2018 年 1 月 29 日生效。Victor Peng 将成为赛灵思历史上第四任CEO,其将在公司发展动能与商机持续成长之际,为这个全球可编程半导体产品市场的领先企业掌舵。

赛灵思董事长 Dennis Segers 表示:“Victor 的独特能力在于能把愿景和战略化为一流的执行力,并具有激发和引领变革的惊人能力。 过去十年来,他一直是赛灵思创新的规划者,未来将充分把握当前的商机,领导公司高速前进。Victor 是一位深经历练的领导者,他有着敏锐的商业头脑,更对客户怀抱高度的服务热忱。公司董事会非常高兴能够在公司发展跨入一个新的创新与发展的新阶段之际,任命 Victor 为 CEO。”

"我很荣幸在我们这个行业如此蓬勃发展之际被选为赛灵思的领导者。科技世界正在迅速变革,我将带领赛灵思充分利用我所明确可见的绝佳商机实现转型发展。在新一轮计算变革趋势中,赛灵思在实力上处于一个业界罕见的领先地位,而且已经做好了充足的准备。通过专注于为新领域和传统市场提供独特的价值,我期望能够加速公司发展,并创造新一轮的股东价值。"—— Victor Peng

Xilinx Serdes时钟纠正clock correction

1、时钟纠正原理
时钟纠正比较简单,下面一个图就能说清楚。
首先为什么要使用时钟纠正,是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样,但是会有略微的不同,正是这样导致内部的FIFO有可能读空和写满,这样就会导致传输错误。与其传输出错误,不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列,在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么,这样可以避免出错。

2、设置buff大小
即设置最小延迟和最大延迟,buff中的内容在小于或大于这两个值时就会插入或删除特定的CC序列。设置最小延迟要求如下表。(IP核里面不用设置这个,因为提供了PPM offset核CC序列发送的周期,IP核会自己计算出来,真是智能!)

【视频】:Xilinx FPGA 上的单源 SYCL C ++

在本 Xilinx 研究实验演示中,展示了一个单源 SYCL C ++ 示例,以及生成在 Xilinx FPGA 上运行的硬件实现的方法。访问
https://github.com/triSYCL/triSYCL ,了解更多信息。

Xilinx Serdes通道绑定channel bonding

1、通道绑定原理

通道绑定只支持8b10b编码协议,通道绑定利用内部的FIFO来抵消通道间的延时差,原理如下图

master channel 和slave channel都有特定的字节,可以是K码。当master 检测到K码时,进行一个计数,slave检测到K码同样会计数。等master 计数到sequence max_skew时,通过移动指针消除前面的延时。

2、通道间的级联

下面是两个级联的例子

Xilinx中的xapp1052理解

xapp1052是xilinx官方给出的一个有关DMA数据传输的样例,用于PC端和FPGA端之间的DMA数据传输。首先需要说的是,xapp1052并不是一个完整的DMA数据传输的终端硬件设计,这在下面会有详细解释。

首先说一下xapp1052模块的组成结构:顶层模块是xilinx_pci_exp_ep,在顶层模块中包含pci_exp_64b_app和bmd_design两个模块,其中pci_exp_64b_app就是我们要介绍的重点,而bmd_design则是实现PCIE协议的底层模块。

下面就详细说一下pci_exp_64b_app的模块结构:
pci_exp_64b_app
|
|__BMD
|
|__BMD_EP
| |
| |__BMD_EP_MEM_ACCESS
| | |_BMD_EP_MEM
| |
| |__BMD_RX_ENGINE
| |__BMD_TX_ENGINE
| |__BMD_INTR_CTRL

Xilinx Vivado Zynq Pldma APB控制线调试

在xilinx vivado zynq pldma PL部分ILA调试中,观测APB总线上的数据是正常的,但PLDMA没有成功,分析代码发现在HP_DMA模块中使用m_apb_pclk与m_apb_presetn为悬空状态。由于Avnet的例程建立在2014年,所以使用vivado版本较早,其使用的AXI Bridge上还存在m_apb_pclk与m_apb_presetn。在pg073文件中查看在AXI APB Bridge(2.0)模块上确实存在m_apb_pclk与m_apb_presetn信号。

但是到了vivado2015.1版本上使用AXI Bridge 3.0版就没有了,并且在综合后通过原理图文件也无法查找到这两个信号。

在2.0版APB Bridge在综合之后的原理图文件查看,APB bridge的m_apb_pclk信号与s_axi_aclk信号为直连状态;m_apb_presetn与s_axi_aresetn为直连状态。

Xilinx首届开发者大会北京站反响热烈

阿里巴巴、亚马逊、百度、华为、iFlytek、赛灵思等业界领先公司纷纷进行演示和展示

赛灵思公司 (NASDAQ: XLNX)今天在北京举办首届赛灵思开发者大会 (XDF, Xilinx Developer Forum),赛灵思用户社区成员、赛灵思开发团队、合作伙伴和行业专家齐聚一堂,共同出席为期一天的培训、沟通与分享活动。会议日程包括全体大会和三个分会场,致力于满足不同类型开发者的各种需求。其中包括:

软件应用开发分会场:
- 面向软件开发者,支持其通过使用可重配置逻辑和大规模并行来加速机器学习、视觉、视频和基因组学等应用。

嵌入式软件开发分会场:
- 面向嵌入式软件开发者,助力其使用系统软件在单芯片上实现多处理器、异构或可重配置系统。

硬件开发分会场:
- 面向硬件开发人员,致力于通过提供行业专家的最佳实践经验帮助其大幅提升生产力。

一个Xilinx包装盒子引起的故事

作者:stark

Xilinx是全球领先的可编程逻辑完整解决方案提供商,自1984年成立以来已经经历了30多年的发展,从首创现场可编程逻辑阵列(FPGA)这一创新性技术到现在的All Programmable器件,目前涉及的业务包括研发、制造和销售应用范围广泛的高级集成电路、软件设计工具以及预定义系统功能的IP核等。今天向大家介绍的一个Xilinx包装盒子,由此我们来了解Xilinx早期的故事。(图1:1998年Xilinx产品的包装盒子)

从盒子上我们看到印刷的Logo还是“The Programmable Logic Company”,目前Xilinx的产品主打“All Programmable”。发货时间显示1998年3月19日,发货地址也是Xilinx早期在美国科罗拉多州的办公地址,21世纪初才搬到朗蒙特州。盒子内是一块FPGA板卡(如下图),我们可以看到两块Xilinx FPGA器件:第二代XC3020A和第三代XC4003E。

视频:面向 Xilinx 器件的优化功耗解决方案

观看此视频,在优化的、业已验证的硬件参考设计中了解 Xilinx 供电策略优势

Xilinx的K7 GTX 高速收发器普通8b10b转换

xilinx的K7带收发器包含GTX和GTH两种,GTX收发器速度慢点,价格便宜,很多人用这个型号。

GTX收发器主要注意时钟参考,GTX收发器4个收发器有QPLL时钟和CPLL,时钟,QPLL时钟是在6GHz以上应用。CPLL是在0.8到-5G范围使用。但是无论用那个都是要被初始化,意思就是有参考时钟,但是关闭或者打开状态。

高速收发器的BANK参考时钟是必须通过IBUG-GTE2进行buf缓冲后给CPLL或者QPLL,xilinx还是喜欢老套模式,在细节上,始终忘不了自己原型语句。刚入门的FPGA,被XILINX的 IBUFD和IBUG给活活折磨死一两月,哈哈。相比来说,altera就隐藏了很多细节考虑,缓冲是自动的。


上图中,比较难理解是pll是的选择,是cpll和qpll以及 tx clock source的来源q0,q1一类。refclk0和refclk1是硬件引脚的输入差分时钟引脚。q0和q1这个跟硬件设计无关的设计,是从qpll参考buf后输出的时钟给这些收发器的信号源,瞎选都不会出现问题。

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