Serdes

Xilinx Serdes时钟纠正clock correction

1、时钟纠正原理
时钟纠正比较简单,下面一个图就能说清楚。
首先为什么要使用时钟纠正,是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样,但是会有略微的不同,正是这样导致内部的FIFO有可能读空和写满,这样就会导致传输错误。与其传输出错误,不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列,在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么,这样可以避免出错。

2、设置buff大小
即设置最小延迟和最大延迟,buff中的内容在小于或大于这两个值时就会插入或删除特定的CC序列。设置最小延迟要求如下表。(IP核里面不用设置这个,因为提供了PPM offset核CC序列发送的周期,IP核会自己计算出来,真是智能!)

Xilinx Serdes通道绑定channel bonding

1、通道绑定原理

通道绑定只支持8b10b编码协议,通道绑定利用内部的FIFO来抵消通道间的延时差,原理如下图

master channel 和slave channel都有特定的字节,可以是K码。当master 检测到K码时,进行一个计数,slave检测到K码同样会计数。等master 计数到sequence max_skew时,通过移动指针消除前面的延时。

2、通道间的级联

下面是两个级联的例子

Xilinx 高速收发器Serdes深入研究

一、为什么要用Serdes

传统的源同步传输,时钟和数据分离。在速率比较低时(<1000M),没有问题。

在速率越来越高时,这样会有问题

由于传输线的时延不一致和抖动存在,接收端不能正确的采样数据,对不准眼图中点。
然后就想到了从数据里面恢复出时钟去采样数据,即CDR

这样就不存在延迟不一致的情况,有轻微的抖动也不会影响采样(恢复的时钟会随着数据一起抖动)。

之前用serdes一直都是跑的比较低速的应用,3.125Gbps,按照官方文档一步一步来都没出过什么问题,这次想验证一下K7系列GTX最高线速8Gbps,看看xilinx的FPGA是不是如官方文档所说。

GTX速度到底可以跑到多少

关于器件速度的问题首先找到 ds182->Kintex-7 FPGAs Data Sheet:DC and AC Switching Characteristics,可以自己对应的器件去找,不过这个在设计电路板器件选型的时候就应该考虑到,除非是买的开发部学习用。这里面包括所有的FPGA各个器件能跑到的最高频率和器件延时,建立时间,保持时间等,对高速设计有很大的参考价值。

找到GTX Transceiver Switching Characteristics

当 SERDES 链路以 28Gb/s 速率工作时,要验证和测量并不繁琐。生态系统的整个的串行传输和测量必须考虑在内,以精确表征设备引脚的波形和抖动性能。即使是最好的表征电路板,也会以信号降级过孔、传输线、从设备到测量仪器路径上的连接器来结束。要进行精确的去嵌入,必须谨慎选择和测量校准结构。基于模型建立的测量支持对测量参考平面进行验证和优化。另外,PPL、带宽、峰值支持以亚皮秒的分辨率来恢复精确、一致的抖动测量。测试夹具的设计和去嵌入与仪器设置,对于示波器复原发射器每 36pS 发出的未失真波形发挥着重要作用。

如何通过SerDes获得32Gbps的板级传输速度

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

我设计PCB已经多久了,但很不好意思的说,一直都没听说过PCB可以有超过1Gbps的信号传输。我正在写的东西是关于最新的Xilinx 16nmVirtex UltraScale+的,片上具有40到128个GTY 32.75GbpsSerDes。当我在Xilinx午后加油站博客中写关于超过10,25和30Gbps的FPGA SerDes接口时,我真的是在处理对于我来说完全抽象的传输问题。衰减、反射、噪声真的是很大的问题,虽然人们已经解决了这些问题,毕竟产品已经实际量产,交付出来好多年了。

如果你需要设计板子,你也会发现类似的状况。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

赛灵思正式公布了XCVU095 20nm Virtex UltraScale FPGA首批发货的公告,同时还带有一段视频,展示了FPGA器件的32.75Gbps GTY SerDes收发器的性能。视频中有一些漂亮的眼图,但更重要的是,视频中还演示了收发器有能力驱动真实的背板。

视频演示了4个GTY SerDes在一块30英寸背板(背板有27db损耗)上驱动28.21Gbps数据传输,实现无差错、无需重新定时、并有足够的裕量。而且,发送器和接收器都和独立的、异步的时钟相连 — 一个背板应用的实际场景是,发送器和接收器相互之间是异步连接关系。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监
TDD-LTE和FDD-LTE在世界许多地方开始部署网络,同以往的空中接口相比,它们在需要的功能和性能方面都有了一些变化。用于CDMA2000和WCDMA 3G网络部署,一个最常见的配置是20MHz 2x2,但现在的配置已经发展到能提供更大带宽和支持更多频段,开发这些超宽带无线电可以让网络运营商们只要部署一个单一的网络,就可以支持多个频段(比如说,1800MHz、1900MHz,甚至在将来支持2100MHz)这样可以减少安装在塔顶的远程无线设备,从而可以降低成本。

赛灵思 Artix-7 FPGA 是业界唯一的在低端器件上整合了高速收发器的方案,该方案提供了自适应均衡、2D 眼图以及IBIS-AMI仿真模型来简化针对成本敏感型应用的高速串行设计,观看视频,4分钟教您搞定高速SerDes端口设计。

前言
在很多无线或者有线的系统应用中,都需要器件的接收端能够和链路的发送端的频率做跟随。通常的实现方案都是通过将SERDES的恢复时钟引到芯片外部,然后通过一个cleanup PLL过滤抖动,然后同时再生出低相位抖动的跟随时钟,然后将此时钟作为SERDES的参考时钟。其典型场景如下:

图1 传统频率跟随方案

图1 传统频率跟随方案

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