AD9250

1 设计简介
本次的demo设计将通过上位机的设置界面,完成AD9250的参数设置。界面通过USB2.0控制器Cy68013完成数据AD9250的配置工作。

AD9250的参数配置是通过SPI的接口完成,SPI的接口由3个IO组成:

  • the serial clock pin SCLK:
  • n SCLK的为时钟IO,其最高的工作频率为25MHz,并接50K的下拉电阻。

  • the serial data input/output pin SDIO。
  • n SDIO为数据传输的双向IO口,在AD9250中,SDIO的初始状态为输入IO,在获取读写命令后,IO的输入输出方向将会发生相应的变化。

  • the chip select bar pin CSB。
  • n 片选信号,低电平有效。

    根据AD9250的配置参数的特性,配置的参数可以分为4个部分:

  • Configurationregister
  • Transfer register
  • Program register
  • JESD204B link setup parameter
  • JESD204B SystemC module Deterministic Latency(四)

    1 Deterministic Latency
    很多JESD204的系统包含多种多样的数据处理单元,并且他们处于不同的时钟域中,所以将导致无法确定的延迟。这些延迟将在链路层上电、断电、复位时产生随机的延迟。JESD204A没有提供处理接口延迟的方法,而在JESD204B中提供了两种机制(Subclass 1、Subclass 2)去解决延迟不定的问题。

    数据链延迟定义为:并行的数据帧放到TX device 到并行的数据帧从RX device输出的时间差,这个时间差由frame clock 计算。延迟以frame clock为单位,并且越小越好,同时必须在系统上电、断电以及重新同步时,提供辅助的时间信息来满足输入的要求。

    确定的数据链路延迟需要2个要求:

    1. 在TX device,ILA(initial lane alignment)必须保持所有的lanes同时启动,启动的时间为SYNC上升沿后的LMFC的第一个边沿或者是设定好的LMFC周期。

    2. 在RXdevice,输入的数据必须缓存以消除TX SERDES lanes、物理通道、RX SREDES lanes带来的延迟。 数据在LMFC的边沿可以进行释放。

    JESD204B SystemC module 数据链路层(三)

    1 数据链路层
    数据链路层包括发送和接收两个部分,本章主要介绍数据流从进入到发射器的数据链路层到从接收器的数据链路层出来的所经过的具体处理过程以及涉及到的模块。

    下面的图21和图22分别是发送数据链路层和接收数据链路层的内部结构图,本章节将从发送链路层开始介绍每一个具体模块的功能,同时由于接收链路层中包含的模块总是发送的模块的功能是相对的,所以在介绍发送链路层中的模块时,将同时介绍接收部分模块的功能。

  • 进入链路层的数据是在传输层映射为数据帧的,进入数据链路层的数据以帧为最小单元,而数据链路层工作在charcter clock时钟域,所以在进入数据链路层后,farme data 将先经过Frame_to_octet模块,Frame_to_octet模块将输入的数据帧转换成octet的数据流。
  • 数据流在Scrambler模块将进行加扰处,加扰的功能是可选择的。
  • 经过加扰处理的数据流经过alignment_character_generator模块将进行字节替换,字节替换的目的是为了检测数据通道数据流是否工作正常。
  • Mux模块通过TX_controller模块选择需要数据的数据流
  • 抓住JESD204B接口功能的关键问题

    作者:Anthony Desimone,ADI公司应用工程师;Michael Giancioppo,ADI公司应用工程师

    JESD204B是最近批准的JEDEC标准,用于转换器与数字处理器件之间的串行数据接口。它是第三代标准,解决了先前版本的一些缺陷。该接口的优势包括:数据接口路由所需电路板空间更少,建立与保持时序要求更低,以及转换器和逻辑器件的封装更小。多家供应商的新型模拟/数字转换器采用此接口,例如ADI公司的AD9250。

    与现有接口格式和协议相比,JESD204B接口更复杂、更微妙,必须克服一些困难才能实现其优势。像任何其他标准一样, 要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎,它必须能无缝地工作。虽然JESD204B标准是由JEDEC制定,但某些特定信息仍需要阐明,或者可能分散于多种参考文献。另外,如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障,无疑对使用者将极为有帮助。

    视频:搭载JESD204B的高速ADC FMC开发板

    这款高速数据采集板含有两个14位、250 MSPS双通道ADC AD9250,支持高速串行JESD204B编码输出,可以显著改善FPGA连接性能。在本例中,我们将其连接到一块Xilinx KC706开发板上。

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