SmartConnect

通过解决高性能数百万系统逻辑单元设计中的系统互联瓶颈问题, SmartConnect 技术能为 UltraScale+ 产品组合带来前所未有的高性能。Vivado® Design Suite HLx 版的 2016.1 中,UltraScale+ 器件实现高利用率,性能提升20%-30%,相对于28nm 产品而言,性能功耗比提升2倍,而无需重新设计或多或额外延时插入。

SmartConnect 技术包括系统互联IP以及UltraScale+ 芯片技术创新所带来的最新优化:

AXI SmartConnect IP:Xilinx 新型系统连接生成器将外设与用户设计整合在一起。SmartConnect 创建的定制互联功能能最好地满足用户的系统性能要求,从而能以更少的占用面积和功耗实现更高的系统吞吐量。通过 Vivado Design Suite 2016.1版本中的 Vivado IP Integrator 实现 AXI SmartConnect IP 。

借用时间和有用的歪斜优化: 这些优化技术得到新型 UltraScale+ 精细时钟延迟插入功能的支持。这些全自动化功能通过将时序裕量从设计的高速路径转移到关键路径上,能够缓解大的线路延迟,并让设计运行在更高时钟频率上。

Vivado Design Suite 2016.1现提供SmartConnect 技术支持,能解决高性能数百万系统逻辑单元设计中的系统互联瓶颈问题

赛灵思公司(Xilinx, Inc. (NASDAQ:XLNX))今天宣布推出Vivado® Design Suite2016.1 的 HLx版本。该全新套件新增了 SmartConnect技术支持,能为UltraScale™和UltraScale+产品组合带来前所未有的高性能。Vivado Design Suite2016.1版本包含SmartConnect技术扩展,可解决高性能数百万系统逻辑单元设计中的系统互联瓶颈,从而让UltraScale和UltraScale+器件组合在实现高利用率的同时,还能将性能进一步提升20%-30%。

赛灵思UltraScale+ 产品组合是业界唯一一款基于FinFET的可编程技术。其包括Zynq®、Kintex®和Virtex®UltraScale+器件,相对于28nm 产品而言,性能功耗比提升2-5倍,能支持5G无线、软件定义网络和下一代高级驾驶员辅助系统等市场领先应用。

赛灵思SmartConnect技术包括系统互联IP以及UltraScale+ 芯片技术创新所带来的最新优化:

作者:Mike Santarini 赛灵思公司赛灵思杂志发行人 mike.santarini@xilinx.com

台积公司的16nm FinFET工艺与赛灵思最新UltraRAM和SmartConnect技术相结合,使赛灵思能够继续为市场提供超越摩尔定律的价值优势。

赛灵思凭借其28nm 7系列全可编程系列以及率先上市的20nm UltraScale™系列,获得了领先竞争对手整整一代优势,在此基础上,赛灵思刚刚又推出了其16nm UltraScale+™系列器件。客户采用该器件系列构建的系统相比采用赛灵思28nm器件所设计的类似系统的性能功耗比可提升2至5倍。这些性能功耗比优势主要取决于三大方面:采用台积电公司16FF+(即16nm FinFET Plus)工艺的器件实现方案、赛灵思的片上UltraRAM存储器以及SmartConnect创新型系统级互联-优化技术。

深度解读Xilinx 16nm FinFET FPGA的四大亮点

作者:张谊

2015年,基于FinFET 工艺的IC产品将大量面市,除了英特尔的X86处理器和一些ASIC处理器外,FPGA也正式步入FinFET 3D晶体管时代,2月23日,羊年大年初五,赛灵思率先发布基于16nm FinFET 3D晶体管的FPGA新品,再次创下业界第一,开启了FinFET FPGA的新时代。

与ASIC或者X86处理器相比,FinFETFPGA要复杂得多,它不是简单地把最底层的晶体管结构改变那么简单,它不但需要配套的开发工具的支持还需要在FPGA的内部结构上做革新,这样才可以把FinFET结构的优势发挥出来。

“在16nm领域我们继续领先一代。在28nm我们毫无疑问是领先的,20nm就更不用说了。我们并不是交替领先,而是第三次领先。所以可以称遥遥领先!”赛灵思公司全球高级副总裁,亚太区执行总裁汤立人在发布会上激动地表示。

基于他的介绍和一些背景资料,我们深度分析下赛灵思16nm FinFET 3D晶体管的FPGA的四大亮点。

一、 UltraScale+架构是什么?

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

系统内部连接是个大问题。问题随着系统越复杂而变得越严重——复杂的逻辑块连在一起,内部连接也跟着变复杂。当FPGA变大时(大到足以承担整个系统),内部连接的复杂度也增加。在简单系统中,点到点的直线连接显然是最有效的。而在大系统中,总线(当他们在芯片上时看似是一个大型复用系统)将是更好的选择。系统变得更复杂时,你可能需要交叉的内部连接。最后,真正复杂的系统甚至还需要片上网络来提供系统内部连接,另外还需要考虑带宽和延时。你如何从中选择?这些就不能自动完成吗?

这不是个“新”问题。这是我2006年写的书“Designing SoCs with Configured Cores”中关于这个话题的文章:

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