硬件工程师

作者: Sleibso,编译:蒙面侠客

背景:
在数据获取,机器视觉,数字信号交互,软件定义无线电,视频输出,多通道I/O,传感器和机器人等的应用场景中难免少不了信号的采集和传输,然而面对不同类型的端口协议需要单独去做相应的接口连接板?答案是否定的,今天小编就带领各位看一个能够支持SYZYGY标准的多功能板—Brain-1。

Opal Kelly新发布的SYZYGY Brain-1,如图.1所示,是基于Xilinx Zynq Z-7012 SoC的一款产品,板卡包括:
1. 1Gbyte 的DDR3 SDRAM;
2. 三个SYZYGY的标准接口;
3. 一个SYZYGY的收发器接口;
4. 一个USB Type-C OTG接口;
5. 一个吉比特以太网接口;
6. 一个SD卡插槽;
7. 支持JTAG接口调试。

一个标准的SYZYGY连接器提供8个差分对信号(或者16个单端信号),加上另外的12个单端阻抗控制信号。收发器SYZYGY连接器支持四组吉兆级别的收发器连接,还能附加18个的单端信号。SYZYGY的设计规格和Brain-1板卡很显然是依靠了Zynq Z-7012 SoC的优异的可编程的联通性和高速度的SerDes端口。

硬件工程师必知的几十个电路设计问答

一、下面是一些基本的数字电路知识问题

(1) 什么是 Setup 和 Hold 时间?
答:Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。 建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前,数据能够保持稳 定不变的时间。输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片, 这个 T 就是建立时间通常所说的 Setup Time。如不满足 Setup Time,这个数据就 不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入 触发器。 保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后,数据保 持稳定不变的时间。如果 Hold Time 不够,数据同样不能被打入触发器。

(2) 什么是竞争与冒险现象?怎样判断?如何消除?

答:在组合逻辑电路中,由于门电路的输入信号经过的通路不尽相同,所产生的延时也就会不同,从而导致到达该门的时间不一致,我们把这种现象叫做竞 争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔 式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消 去项,二是在芯片外部加电容。

(3) 请画出用 D 触发器实现 2 倍分频的逻辑电路?

答:把 D 触发器的输出端加非门接到 D 端即可,如下图所示:

Xilinx:SDSoC让硬件工程师变“软”

众所周知,FPGA是一种以硬件描述语言(Verilog或VHDL等)所完成的电路设计硬件可编程逻辑器件。可是随着技术的不断发展,Xilinx(赛灵思)却正在不断让FPGA变“软”。

近日,赛灵思推出了面向全可编程SoC和MPSoC的SDSoC 开发环境,这是赛灵思SDx系列开发环境的第三大成员。现在赛灵思除了继续在FPGA硬件领域上突飞猛进之外,在软件系统尤其是在软件设计方法论上在不断创新,SDSoC是一个新的突破。

“我们想通过这个开发环境,让做软件的人员直接参与到产品的设计,就是把软件的创意通过这个工具很快的把相关的创意实现,变成一个真实的产品。这就是为什么我们要做SDSoC开发环境的最主要理由。” 赛灵思全球销售与市场亚太区副总裁杨飞。

SDSoC环境可提供类似ASSP的编程体验,其中包括简便易用的Eclipse集成设计环境(IDE)以及用于异构Zynq全可编程SoC和MPSoC部署的综合开发平台。SDSoC结合使用业界首款C/C++全系统优化编译器,可提供系统级特性描述、利用可编程逻辑实现软件自动加速、自动系统连接生成,以及各种库以加速编程工作。

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