Artix-7

了解如何快速简单地在 Artix-7 A35T Arty 评估套件上不用任何 HDL而使用简单有效的 IPI 内置设计来评估 Xilinx 模拟混合信号 (AMS) 技术。 视频还展示了一些 TCL 脚本,通过 Vivado 轻松与 XADC 交互并后置处理数据。

合理使用JTAG和IMPACT帮助你调试FPGA不能启动的问题

本来想着把GTX后面两篇博文找时间写了,但是最近实在是忙,一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子,下面先和大家分享一下调试心得。

最近调试一块新的Artix7板子,遇到了一个很奇怪的问题,问题是FPGA使用JTAG口能把程序到FPGA,FPGA也能跑得动,当配置模式选择MASTER SPI时,通过JTAG口下载也可以下载成功,但是问题是重新上电发现FPGA无法读出FLASH的配置文件,导致Master SPI模式下FPGA无法启动,经过长达2天的排查,最终定位到在配置电路上M1和M2的模式选择管脚下拉电阻不对,在硬件上使用的是10K电阻下拉,导致在FPGA启动过程(xilinx FPGA的启动过程如图1所示)中的Sample Mode Pins过程出错,事实依据如图2所示。

图1

图1

成本优化型 FPGA & SoC 产品组合:最新消息

了解如何充分利用 Xilinx 成本优化型 FPGA & SoC 产品组合的最新增强功能。该产品组合包含最佳成本优化型 FPGA 和最佳性能、低成本 SoC - 结合面向业界领先的可扩展平台的工具、IP、和生态系统。

Artix-7-50T EVM 试用日志(三)——MicroBlaze测试DDR3

我们在平常的调试过程中尤其在进行大批量数据处理时,经常需要缓存大量的数据,虽然较高级别的FPGA都用于大量的片内BlockRAM,但是在算法较为复杂时,BlockRAM依然显得捉襟见肘,外置的SDRAM容量大成本低,为FPGA扩容提供了良好的平台。Xilinx系列FPGA随软件拥有免费的SDRAM控制器,可以很方便的让用户对FPGA进行缓存扩容,而不用费神于如何控制SDRAM的读写时序和自刷新等繁杂的操作。

我们手中这块A7-50T的开发板上便集成了位宽为16bit,容量位256MB的DDR3-SDRAM。这次我们就着手测试一下开发板的DDR3存储。

测试内容为将DDR3扩展为MicroBlaze软核的存储空间。这样不但省掉我们用HDL语言去编辑整个用户时序,还可以在生成MicroBlaze软核时配置较小的片上缓存,而将较大的程序空间分配如DDR3内,从而可以节省出有限的片上缓存空间用于数据接口的缓存。

测试步骤:
1. 新建一个工程,在其内部新建一个Block Design,将我们需要的IP核加入到Block Design中,分别为UART核和MIG,新建完工程如图1。

成本的敏感和性能的提升在设计中需要同时满足,当Artix-7和Spartan-7越来越多被用来与高性能DDR2/DDR3一起设计,系统设计人员经常面临需要设计最低BOM成本PCB的挑战,低成本的同时还解决了设计者选择先进的PCB制造技术以减少PCB层数的成本折中。

安富利陈志勇博士出的试用题目:
通过以太网口,PC把一幅图片传给FPGA,FPGA做处理后再回传给PC做显示。这样可以实现算法验证,并且可以比较基于PC纯软件处理,和FPGA硬加速处理的时间。图像处理?比如:滤波,旋转,识别分析等。

实验内容:搭建基于Microblaze的嵌入式系统,添加以太网口、串口、DDR3等外设驱动,通过建立TFTP使得PC与FPGA嵌入式系统实现文件互传。至于图像处理,下回细说。
软件环境:VIVADO/SDK 2015.2
硬件平台:Artix-7 50T FPGA 开发套件

(一)硬件平台/Microblaze设计
根据安富利开发套件提供的demo/7A50T_EthernetLite_LwIP_VIV2014_2来搭建自己的硬件平台。
先将 IPI_solution.zip解压出VIVADO 2014.2的工程文件,并用笔者的VIVADO 2015.2打开。该工程文件可以直接使用,用VIVADO 2015.2打开之后相关IP需要进行升级。

一文看懂Xilinx 成本优化型产品大家族

随着赛灵思成本优化型产品大家族扩充的新闻发布,赛灵思特推出此“成本优化型产品介绍”图册,可以让不同的用户迅速了解五大家族不同的资源和优势,从而为自己的设计做出正确的选型。

点击下载《赛灵思成本优化型产品介绍图册》

前言:之前笔者的试用博文提到安富利这块板子非常适合MicroBlaze开发,同时网上关于MicroBlaze的资料非常少(或含糊不清),没有一篇能完整介绍VIVADO SDK的设计流程,所以笔者带来这篇博文以供参考。

实验平台:Avnet-Artix-7 50T 开发套件/其它硬件也可以
EDK:Vivado 2015.2
SDK:Xilinx SDK 2015.2

实验内容:创建一个简单的MicroBlaze,实现板上LED流水灯和串口功能。

实验步骤:
(一) EDK部分
1. VIVADO下创建一个空工程。
2. IP Integrater -> Create Block Design
3. 框图内添加IP,such as MicroBlaze IP。使用Avnet-Artix-7 50T 开发套件双击Board
中器件即可。非该套件使用者,需要右击Diagram->ADD IP ->AXI Uartlite |AXI GPIO。需要双击IP设置对应波特率和GPIO_LED的位数。

Artix-7 50T体验报告——入手篇

工作一直比较忙,拿到手好久了。项目开发还在进行。先发一篇入手博客。Xilinx FPGA主要分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如Spartan系列;还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如Virtex系列。Artix®-7 器件在 28nm 节点实现最低功耗和成本,并且经过优化的设计在低成本 FPGA 中实现最佳性能/功耗组合、AMS 集成、以及收发器线速。此系列为各类成本功耗敏感型应用提供最大价值,包括软件定义无线电、机器视觉照相以及低端无线回传。

(1) Artix-7 FPGA系列——业界最低功耗和最低成本
Artix®-7 器件在 28nm 节点实现最低功耗和成本,并且经过优化为您的设计在低成本 FPGA 中实现最佳性能/功耗组合、AMS 集成、以及收发器线速。此系列为各类成本功耗敏感型应用提供最大价值,包括软件定义无线电、机器视觉照相以及低端无线回传。

(2)Kintex-7 FPGA 系列——业界最佳性价比

(3)Virtex-7 FPGA 系列——业界最高系统性能和容量

板卡真容:

硬件环境:7A50T
软件环境VIVADO2014.04
项目内容: 7A50t LWIP应用测试

备注:在跑第二个例子的时候,遇到问题“XMD既不是内部命令也不是外部命令”,此问题纠结了一周多,最后在重新安装软件之后问题成功解决,下面是LWIP应用程序的详细测试步骤。

一. 下载程序:
1 . 开启串口,设置波特率,8位uu,1位停止为何无奇偶校验和流控制,在demo文件夹下打开命令提示符窗口,输入“demo_raw_apps.bat", uxiatu所示:

2. 如下图所示,程序下载成功

同步内容