总线协议

xilinx的aix4-stream总线设计技巧

有人经常这么说不管新的fpga怎么变化,其实fpga工程师学习永远就是协议,定义。其实说白了,任何接口协议都是工程师必须熟悉。

zynq的平台推出最大的协议就是axi4的协议,包含axi4-full,axi4-lite,axi4-stream。三种协议内容。

其实axi4-full比axi4-lite最大的区别,axi4-full支持的位宽更宽,并且支持brust突发模式。而axi4-stream,就是没有地址信号,地址相关握手信息,

对于axi4-full编写代码,一般来说首先做好地址握手,然后再做数据握手,有人肯定问会不会同时。一般来说,及时同时地址和数据,地址也是优先模式,然后再数据。发送端可以等待确定。

然后对于axi4-stream,只有tdata信号,在很多pcie,srio,xaui的高速接口协议中,经常利用axi4-stream的协议。这个时候axi4-stream的vaild的第一次有效数据都是数据格式头部。接收ready信号握手valid的信号。

axi4-stream-slave 接收数据模式如下.

eMMC原理 4——总线协议

作者:codingbelief

1. eMMC 总线接口

eMMC 总线接口定义如下图所示:

eMMC 总线接口定义

各个信号的描述如下:

CLK

CLK 信号用于从 Host 端输出时钟信号,进行数据传输的同步和设备运作的驱动。
在一个时钟周期内,CMD 和 DAT0-7 信号上都可以支持传输 1 个比特,即 SDR (Single Data Rate) 模式。此外,DAT0-7 信号还支持配置为 DDR (Double Data Rate) 模式,在一个时钟周期内,可以传输 2 个比特。

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