Vivado2017.1

Vivado 2017.1模块连接

作者: East FPGA那点事儿

最近xilinx发布了vivado2017.1,不仅仅增加了很多新的KU+ ZU+ VU+器件,还有很多功能很方便,比如通用的模块连接。通常在较大的设计中,工程师都需要很长时间来做顶层的模块连接,这样做需要很大的工作量还容易出错,大的设计顶层连接通常上千行代码。现在vivado支持BD文件的方式来完成顶层模块连接:

A.在设计文件中添加module,如PWM_controller:

视频:Vivado Design Suite 2017.1 新版面与体验

该视频介绍了 Vivado Design Suite 2017.1 中的新版面与体验。视频还讨论了变革的动机,带您熟悉一些亮点信息,并演示了几个功能。

Vivado Design Suite 2017.1 方法和技巧

方法 1

RPX 文件为二进制文件,可帮助您通过 Tcl 命令创建报告并查看图形环境结果。支持该接口的报告命令包括: report_drc、report_methodology、report_power、report_timing、report_timing_summary 和 report_utilization。要创建二进制报告,您可采用 –rpx 选项发出一个这种 Tcl 命令。在图形环境中打开设计检查点时,您可通过选择“文件 > 打开交互式报告”访问该报告。在您打开所实现的设计时,该机制由项目流程用于恢复所有报告。

方法 2

第一次使用 Vivado v2017.1 时,RTL 综合允许您将特定综合选项分配给设计的实例。这可通过新的 block_synth XDC 属性完成,它允许您通过优化设计的各种不同部分调整设计:例如定时关键实例可重新定时,而且较少的定时关键实例可进行范围优化。无需调整 RTL 或设计设置,这一切都可通过 XDC 完成。

方法 3

Vivado 仿真器中的波形查看器有助于您搜索各种值。您可以先右键点击波形查看器中的信号,然后选择查找值,也可以使用 Ctrl+Shift+F。

Xilinx广泛部署动态重配置技术

部分重配置技术现已纳入Vivado 2017.1 的 HLx Design版本和 System 版本,支持动态现场升级和更高的系统集成

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))宣布,在今天发布的Vivado® Design Suite HLx 2017.1版中广泛纳入部分重配置技术,为有线和无线网络、测试测量、航空航天与军用、汽车以及数据中心等丰富应用,提供动态的现场升级优势和更高的系统集成度。

动态现场升级
利用赛灵思部分重配置技术,设计人员能夠即时变更器件的功能,无需全部重配置或重建链接,从而大幅提高了All Programmable器件的灵活性。通过提供在关键功能持续运行的状态下,用户也可以在已经部署好的系统中升级特性集、修复漏洞和演进到新标准的能力,极大地提升了系统的可升级性和可靠性。

Viavi Solutions公司的高级工程设计经理 Craig Palmer 表示:“在赛灵思器件中使用部分重配置功能,不仅使我们能够优化 FPGA 的尺寸,而且还为我们的设计提供了全面的灵活性,支持我们在保持系统连接的同时,还能在多个端口单独进行重配置。”

更高的系统集成度

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