时序收敛

如何节省BUFG,打破时序收敛高扇出 net 的瓶颈

高扇出 net 是时序收敛的一个常见瓶颈。所以,除了传统的降低扇出的方法之外,还可以将该 net 引入 BUFG,但前提是有可用的 BUFG。众所周知,BUFG 是全局时钟资源,在配置 MMCM 或 PLL 时会用到。这里, 我就给大家介绍两种可以通过合理使用 MMCM/PLL 节省 BUFG 的方法。

大多数情形下,MMCM 用作去除时钟网络 Skew 模式(Clock Network Deskew),如下图所示。在这种模式下,尽可能地合并同频时钟将是节省 BUFG 的有效方法之一。同频时钟可能来自于同一个 MMCM,也可能来自于不同的 MMCM。合并时需要考虑系统对时钟相位关系的要求。下图中,端点1、4、6为同相位,2、3、5为同相位。

MMCM 用作去除时钟网络 Skew 模式

注:图片来源ug572, figure 3-9

【网上研讨会】:高速时序收敛的技巧

赛灵思 “Vivado 专家系列” 研讨会将由来自赛灵思 Vivado 开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容,以帮助用户快速提高其基于 FPGA 的设计效率。此次研讨会为该系列的第一期,旨在深入剖析 Vivado 高速时序收敛技术。另外我们还将总结高速设计面临的挑战,介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。

时间:2018 年 2 月 1 日
点击在线报名: http://webinar.eccn.com/details/2018020110002897.html

演讲嘉宾:

高亚军(Lauren Gao)
赛灵思战略应用高级工程师
专注于 C/C++ 高层次综合,拥有多年利用 Xilinx FPGA 实现数字信号处理算法的经验,对 Xilinx FPGA 的架构、开发工具和设计理念有深入的理解。发布《Vivado入门与提高》,《Vivado HLS 快速上手》等网络视频课程,点击率超过10万、出版《基于FPGA的数字信号处理(第2版)》及《Vovadp从此开始》等书籍,广受好评。

高 峻(Jonathan Gao)
赛灵思中国区战略应用工程师经理

Timing Closure suggestion

作者: East  FPGA那点事儿

最近帮助客户解决timing问题,找到了手册一些关于timing的建议和步骤。虽然目标器件是V6 or S6,但即使7系列工程,也具有很好的应用性,整理一下提供大家参考。目前很多概念或设计思想,已经被xilinx整理成为UFDM的一部分。

  • Timing closure:时序收敛意味着在任何合法的工作条件下,FPGA工作都是稳定正常的。这里的合法条件包括 Process 、 Voltage 、Temperature 。
  • Achieving Timing :首先需要明确系统设计要求、也同时需要了解器件的性能feature;
  • 时序收敛流程图:
  • 时序收敛是每个设计的必要条件,实现重复可靠的时序是设计师的终极目标,Xilinx可以通过提供多种设计及可用资源的特定组合,并借助Vivado HLS 和 Vivado Synthesis为设计人员提供广泛的工具选项、指令等帮助设计者简化时序收敛的设计过程。

    Vivado时序收敛的方法

    一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分,已发挥着越来越重要的作用。毋庸置疑,时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一,是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采取怎样的措施呢?

    首先需要明确一点,与ISE有显著不同,在Vivado中综合是时序驱动的综合,综合后的时序报告是可信的,因此要在综合之后就开始阅读时序报告,进行时序分析。

    Clock Skew , Clock uncertainly 和 Period

    Intel 4790K的主频是4.0GHz,高通801的单核频率可达2.5GHz,A8处理器在1.2GHz,MSP430可以工作在几十MHz……这里的频率的意思都是类似的,这些处理器的频率都是厂商给定的。但是对于FPGA的工作频率而言却往往需要我们自己决定,在产品的设计初始就需要考虑FPGA工作在哪个频率,譬如250MHz。这个取值并不是瞎确定的,譬如如果定在1GHz,那显然是不可能的,有一本叫《XXXXX FPGA Data Sheet DC and Switch Characteristics》的手册给出了FPGA各个模块的直流供电特性和最高工作频率。这里给出的是理论工作上限制,Virtex-5各个模块工作频率最高大概在400-500MHz之间。当然还要考虑FPGA的输入clk了,即使有DCM等模块分频倍频,一般也不会选择一个很奇怪的分频比。

    一旦工作频率确定下来之后,问题就来了。你所建立的工程是否能在这一要求的工作频率下正常工作?只需要在UCF文件内添加时钟的周期约束,Place & Route之后就可以得到结果了。约束满足了,很好;没有满足,可以改,如何修改将在Achieving Timing Closure中介绍。

    谈到这里,有一个问题呼之欲出:除了器件本身的限制,还有什么会影响工作频率?下文将介绍相关概念。

    UltraFast™设计方法指南(更新版)

    更新版《UltraFast™ 设计方法指南》(PDF) 提供的最新内容可加速您的生产,包括:源文件管理与版本控制建议、I/O 计划设计流程与电路板/器件规划,以及时序收敛及实现方案的更新。

    【网上研讨会】:高速时序收敛的技巧

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    时间:2018 年 2 月 1 日
    点击在线报名: http://webinar.eccn.com/details/2018020110002897.html

    演讲嘉宾:

    高亚军(Lauren Gao)
    赛灵思战略应用高级工程师
    专注于 C/C++ 高层次综合,拥有多年利用 Xilinx FPGA 实现数字信号处理算法的经验,对 Xilinx FPGA 的架构、开发工具和设计理念有深入的理解。发布《Vivado入门与提高》,《Vivado HLS 快速上手》等网络视频课程,点击率超过10万、出版《基于FPGA的数字信号处理(第2版)》及《Vovadp从此开始》等书籍,广受好评。

    高 峻(Jonathan Gao)
    赛灵思中国区战略应用工程师经理

    赛灵思高级培训资料与实验合集

    这里是赛灵思高级培训资料与实验合集,内容包括赛灵思FPGA器件的基本介绍、时序收敛的技巧、用户约束文档介绍、IO时序以及FPGA editor的使用等等,有图表及其详细介绍,是上手FPGA开发的实用资料。

    FPGA时序收敛:一流设计让您高枕无忧

    作者:Nelson Lau 思博伦通信公司,首席硬件工程师 nelson.lau@spirent.com

    您编写的代码是不是虽然在仿真器中表现正常,但是在现场却断断续续出错?要不然就是有可能在您使用更高版本的工具链进行编译时,它开始出错。您检查自己的测试平台,并确认测试已经做到100%的完全覆盖,而且所有测试均未出现任何差错,但是问题仍然顽疾难除。

    同步内容