带你快速入门AXI4总线--AXI4-Full篇（3）：AXI4-Full接口IP源码仿真分析（Master接口）
judy 在 周二, 02/28/2023 - 09:35 提交
接slave接口篇，本文继续打包一个AXI4-Full-Master接口的IP，学习下源码，再仿真看看波形
AXI4总线
带你快速入门AXI4总线--AXI4-Full篇（2）----AXI4-Full接口IP源码仿真分析（Slave接口）
judy 在 周五, 02/24/2023 - 14:25 提交
本文写AXI4-Full接口。AXI4-Full接口的源码基本与AXI4-Lite接口的源码一致
带你快速入门AXI4总线--AXI4-Full篇（1）----AXI4-Full总线
judy 在 周一, 02/20/2023 - 09:54 提交
AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析
judy 在 周四, 02/16/2023 - 14:43 提交
在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
带你快速入门AXI4总线--AXI4-Stream篇（3）：详解XILINX IP AXI4 STREAM DATA FIFO
judy 在 周一, 02/13/2023 - 15:59 提交
AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列
带你快速入门AXI4总线--AXI4-Stream篇（2）：XILINX AXI4-Stream接口IP源码仿真分析
judy 在 周四, 02/09/2023 - 09:14 提交
Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP
带你快速入门AXI4总线--AXI4-Lite篇（2）：XILINX AXI4-Lite接口IP源码仿真分析（Slave接口）
judy 在 周二, 02/07/2023 - 11:07 提交
在这篇文章中，我们照葫芦画瓢，也打包2个AXI4-Lite接口的IP，来对其的仿真和原始代码学习一番
带你快速入门AXI4总线--AXI4-Stream篇（1）：AXI4-Stream总线
judy 在 周一, 02/06/2023 - 10:08 提交
该系列先对AXI4-Stream协议及其使用做一个简单的介绍
Xilinx FPGA AXI4总线（四）——自定义 AXI-Lite 接口的 IP 及源码分析
judy 在 周四, 04/08/2021 - 10:19 提交
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。
Xilinx FPGA AXI4总线（三）——握手机制、通道依赖性及AXI-Lite握手实例
judy 在 周二, 04/06/2021 - 09:48 提交
AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready 信号来表明已经准备好接收数据，当两者均为高时，启动传输。