如何用XSCT通过APB接口来读GT的寄存器
judy 在 周三, 12/06/2023 - 16:22 提交
本文介绍一种通过AXI4 Lite或者APB3接口从XSCT来读Versla GT的寄存器的方法。
AXI4-Lite
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析
judy 在 周四, 02/16/2023 - 14:43 提交
在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
带你快速入门AXI4总线--AXI4-Lite篇（2）：XILINX AXI4-Lite接口IP源码仿真分析（Slave接口）
judy 在 周二, 02/07/2023 - 11:07 提交
在这篇文章中，我们照葫芦画瓢，也打包2个AXI4-Lite接口的IP，来对其的仿真和原始代码学习一番
开发者分享 | AXI 基础第 7 讲 - 使用 AXI4-Lite 将 Vitis HLS 创建的 IP 连接到 PS
judy 在 周五, 04/23/2021 - 11:18 提交
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。
观察 AXI4-Lite 总线信号
judy 在 周二, 10/27/2020 - 11:16 提交
在《AXI-Lite 自定义IP》章节基础上，添加ila\vio等调试ip，完成后的BD如下图：加载到SDK，并且在Vivado中连接到开发板。
Trigger Setup，点击“+”，选择 AXI_WVALID，双击添加。设置 Radix 为 B，触发条件 Value 为 1。
开发者分享 | Vitis HLS 中的 AXI4-Lite 简介-上
judy 在 周四, 09/10/2020 - 14:37 提交
您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。
AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真
judy 在 周五, 04/03/2020 - 17:31 提交
在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。