FPGA设计

学习笔记:xilinx fpga设计流程

输入设计:通过文本编辑器(.v文件),或者核生成器、或者原理图输入一个设计(.v文件)

解决跨时钟域问题的三大方法

在本篇文章中,主要介绍3种跨时钟域处理的方法,这3种方法可以说是FPGA界最常用也最实用的方法,这三种方法包含了单bit和多bit数据的跨时钟域处理,学会这3招之后,对于FPGA相关的跨时钟域数据处理便可以手到擒来。

重温FPGA设计流程七:(纯Verilog实现数字频率计)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

重温FPGA设计流程五:(调用DDS IP核产生正弦波)

创建工程,DDS_test。在IP Catalog中搜索DDS,选择其中一个DDS Compiler,双击打开。

重温FPGA设计流程四:(有限状态机)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

重温FPGA设计流程三:(基于Verilog来设计流水灯)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1。打开Vivado,创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件,点击Next。

重温FPGA设计流程二:(IP核应用-全加器)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

FPGA设计干净的代码是程序员的核心技能

一个项目看上去很简单,精心设置了架构,结果越做发现冲突越多,直到整个逻辑完全混乱。本来一天可以的完成的事不知道怎么搞的一个星期还没有完成;本来只需要做一行更改,结果却涉及到N个模块;出现了一个非常小的BUG打了一个补丁

重温FPGA设计流程一:(IP封装)

一、IP封装:1、打开Vivado,点击Create Project。2、点击Next,在Project name中输入我们的项目名称:74LS00。3、点击Next,默认勾选Do not specify…4、点击Next,核对信息,然后点击Finish。5、在空白工程中,左侧Flow Navigator中,选择PROJECT MANAGER下的Add Source。

Get到这些小技巧,FPGA设计将提高一个台阶

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