Verilog描述电路的三种方式（结构化、数据流和行为化）
judy 在 周四, 03/14/2024 - 14:36 提交
那么到底该如何描述电路？Verilog提供了3种不同的方式
HDL
使用 DMA 在 FPGA 中的 HDL 和嵌入式 C 之间传输数据
judy 在 周一, 11/27/2023 - 11:40 提交
该项目介绍了如何在 PL 中的 HDL 与 FPGA 中的处理器上运行的嵌入式 C 之间传输数据的基本结构
MATLAB / Simulink HDL 快速入门
judy 在 周一, 11/06/2023 - 16:26 提交
本文将使用实例讲解MATLAB / Simulink HDL 使用入门
将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周三, 05/17/2023 - 09:46 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到
FPGA/HDL 开发的 10 条规则
judy 在 周四, 11/17/2022 - 16:15 提交
编写良好的、可移植的、可重用的 HDL 代码，使设计能够以所需的频率实现，这绝对是一个挑战
学习笔记3：HDL高级设计技术
demi 在 周一, 11/18/2019 - 16:29 提交
根据综合工具设计FPGA：很多综合工具都有特殊的算法，取决于不同的目标器件，执行不同的约束和编译选项，在创建FPGA设计之前，设计者应该充分了解所用的综合工具如何处理设计。
PYNQ上手笔记（6）——HDL设计IP核
judy 在 周三, 12/19/2018 - 17:57 提交
用HDL语言+Vivado创建一个挂载在AXI总线上的自定义IP核