PCIe

Versal Premium 系列:PCIe Gen5

Versal™Premium 系列符合 PCIe® 规范修订版 5.0,并且通过每条通道每秒 32 千兆次传输的速度支持全部链路速率。该视频演示了 Versal Premium ACAP 中面向 PCIe 的两个可用子系统,这在下一代网络和云基础架构中至关重要。

Xilinx PCIe XDMA使用指南

在FPGA需要和处理器打交道时,无论是X86,还是PowerPC,以及一些嵌入式的ARM等,对外的接口常见如下表。

开发者分享 | 使用 lspci 和 setpci 调试 PCIe 问题

lspci 命令和 setpci 命令均为 Linux 发行版中原生可用的命令。这 2 条命令均可提供多级输出,适合在不同时间点用于查看 PCI 总线上训练的不同组件的功能和状态。其中大部分功能均可反映《PCI Express 基本规范》中所需的配置空间寄存器。

PCIe系列第七讲、PCIe的物理层

本章将着重讲述PCIe物理层组成与操作,物理层位于数据链路层之下,可产生PLP包(Physical Layer Packet)进行管理。

PCIe系列第六讲、PCIe的数据链路层

本章将着重讲述TLP的数据链路层组成与操作,上一篇更新应该为第五讲,数据链路层位于事务层和物理层之间,使用容错和重传机制保证了数据传输的完整性和一致性,此外,数据链路层还需要对PCIe链路层进行监控和管理。

PCIe系列第四讲、存储器、配置、IO读写请求和原子操作、消息报文

本文将着重讲述TLP的存储器、配置、IO读写请求和原子操作、消息报文几种操作请求,其中主要从其结构和特点进行分析。

PCIe系列第三讲、事务层通用 TLP 头结构分析

上一讲说道:“一个完整的TLP由1个或多个TLP Prefix、TLP头、Data Payload和TLP Digest构成”,那么本讲将就谈一谈TLP的头,具体几种事务(存储器读写、配置读写、IO读写、原子操作、消息报文)后面一一分析。

PCIe系列第一讲、PCIe接口的速度与管脚介绍

PCIe2.0规范于2007年1月5日推出,将PCIe1.0 2.5GT/s的传输速率提高了一倍,每个通道的吞吐率从250MB/s上升到500MB/s,因此2通道的PCIe可支持高达1GB的总吞吐量。

PCIE中的加扰与解扰

所谓加扰是将源数据流与一个随机序列异或后,再发送出去,异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰,数据接收端也有解扰操作,解扰与加扰使用相同的公式,必须完全同步,即LFSR使用相同的初始值。

PCIe 之后的高速连接标准是什么?“三大必须”为你做出选择!

机器学习和大数据应用正在彻底改变处理数据的方式。整个行业需要找到在保持低功耗的同时,提高计算性能的途径。对于当前的许多计算任务,连接处理器的专用硬件加速器完成该任务的速度和功耗都要比独立工作的处理器出色。