本文是该系列的第14篇。第5篇中在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。
本文是该系列的第13篇。Vivado HLS是Xilinx FPGA开发套件中的一款软件，可以使用C/C++语言进行设计，并转换为RTL级模型。System Generator中的Vivado HLS block可以将HLS开发软件设计的C/C++代码整合到Simulink环境中，利用Simulink强大的仿真特性对设计进行仿真测试。
本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。
本文是该系列的第11篇。从前面的设计中可以看出，System Generator最适合的是完成DSP系统的设计，可以大大提高设计效率，而其它设计任务通常仍需要使用HDL模型来设计。
1. Precision：仿真计算时可按任意精度定点数进行，Full Precision，提供足够的精度；User defined Percision，由开发人员定义位数和小数位。（FPGA上运行的是浮点型？）
2. Aritchmetic Type：可以定义无符号或带符号位（二进制补码）作为输出类型。
本文是该系列的第10篇，上一篇介绍了在System Generator设计中使用MCode模块调用MATLAB代码来完成逻辑控制。本文将介绍System Generator支持的所有MATLAB语法。
限于篇幅，本文只记录了经常用到或相对重要的内容，更详细的信息可以参考xilinx官方文档ug958->第一章->MCode小节。
本文是该系列的第3篇，上一篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程，最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench，本文将介绍如何使用该特性。
本文是该系列的第2篇，上一篇介绍了System Generator的基本知识以及软件的安装。本文将以一个简单的数字滤波器的设计为主题，介绍Sysgem Generator的完整设计流程，同时详细介绍使用到的各个block。
记录《学会System Generator》系列的目的是为了熟练掌握Xilinx公司旗下System Generator产品的使用。本文是该系列的第一篇，主要介绍System Generator的基本知识以及软件的安装。