Verilog

Verilog语言设计增加延时的正确方法

在设计仿真激励文件时,为了满足和外部芯片接口的时序要求,经常会用到延时赋值语句,由于不同的延时赋值语句在仿真过程中行为不同,会产生不同的激励输出,如果不认真区分不同表达式引起的差异,就可能产生错误的激励,无法保证仿真结果的正确,本文就是区分各种延时赋值语句的差异,并给出比较结果。

重温FPGA设计流程(六、纯Verilog实现数字钟)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

龙芯杯CPU设计竞赛与ZYNQ设计流程介绍

随着开源的MCU源代码越来越多,也逐渐的影响着嵌入式系统开发的思路,出现了两种以前不常见的设计思路。第一,原本需要购买一颗MCU芯片的设计,现在直接考虑购买一颗带有MCU硬核的FPGA(如ZYNQ系列FPGA)替代,既有MCU的功能,又有接口可编程的能力,更加的灵活......

重温FPGA设计流程三:(基于Verilog来设计流水灯)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1。打开Vivado,创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件,点击Next。

Verilog代码转VHDL代码经验总结

Verilog语言和VHDL语言是两种不同的硬件描述语言,但并非所有人都同时精通两种语言,所以在某些时候,需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结

初学verilog纪要

Verilog HDL (Hardware Description Language) 是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制

Xilinx verilog语法技巧——RAM的初始化

RAM可以通过以下方式初始化:
1,在HDL源代码中指定RAM初始内容;
2,在外部数据文件中指定RAM初始内容。

xilinx verilog语法技巧

硬件描述语言(HDL)编码技术让您:
•描述数字逻辑电路中最常见的功能。
•充分利用Xilinx®器件的架构特性。

xilinx verilog 语法技巧——综合属性

在Vivado Design Suite中,Vivado综合能够合成多种类型的属性。在大多数情况下,这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性,它将使用该属性,并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性,则Vivado综合会将属性及其值传递给生成的网表。

【干货分享】编写可综合的FPGA代码经验总结(二)

作者:张浩 ,来源:FPGA技术联盟

10. case,casez,casex语句

Verilog定义了case,casez和casex语句,用于做多种情况下的选择语句。

reg [1:0] sel;

reg [2:0] result;