Verilog

Verilog HDL是一种用于数字系统设计的语言。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。Verilog模型可以是实际电路的不同级别的抽象。

Verilog定位手段能够达到以下效果：方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。

在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。

高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。

generate语句能够生成有规律的代码，较少语句数量，提高效率。

verilog参数例化——1、参数定义parameter；2、参数例化

使用逻辑门和连续赋值对电路建模，是相对详细的描述硬件的方法。使用过程块可以从更高层次的角度描述一个系统，称作行为级建模（behavirol modeling）。