VHDL

Verilog代码转VHDL代码经验总结

Verilog语言和VHDL语言是两种不同的硬件描述语言,但并非所有人都同时精通两种语言,所以在某些时候,需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结

使用 VHDL 中的 “work” 库

VHDL 的一个强大功能是用库来组织 RTL 的不同部分。 通过使用库,不同的设计人员可以做这个工程中自己负责的那部分工作,而不必担心会在命名方面与其他设计师发生冲突。在例化期间,这可以通过手动指定要使用的库或者通过配置语句来完成。

使用 VHDL 进行设计

课程对象
希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师

必备条件
数字设计的基本知识