Vivado

手把手教你打包一个自己的Vivado IP核

模块复用是逻辑设计人员必须掌握的一个基本功,通过将成熟模块打包成IP核,可实现重复利用,避免重复造轮子,大幅提高我们的开发效率。

Vivado中怎么做set_input_delay约束

在STA中,要分析上游器件和FPGA之间的时序关系就得指定input delay。

进入IP Core的时钟,都不需要再手动添加约束么?

对于7系列FPGA,需要对GT的这两个时钟手工约束:对于UltraScale FPGA,只需对GT的输入时钟约束即可,Vivado会自动对这两个时钟约束。

Vivado中怎么做set_input_delay约束

在STA中,要分析上游器件和FPGA之间的时序关系就得指定input delay。

Vivado 仿真器:我能在 Vivado 中从 VHDL 项目运行时序仿真吗?

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出: “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真? 该项目有没有运行时序仿真的办法?

Vivado 设计输入纪事 - RTL 设计输入

这些实践旨在为用户提供快速入门指导,帮助其简要了解工具流程原理。我们选择了一项非常简单的设计,便于读者理解流程中的不同步骤。

关于Vivado的综合设置使用总结

当选择为none,综合器优化的最少,当选择为full时,综合器优化的最多,选择rebuilt时,工具自动选择一个折中的方案,对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化,则可以调用原语进行约束。

Xilinx Adapt 中国站开发者Vivado专场正式启动!

赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件,分享其在使用过程中的技巧和设计方法论。

Vivado快捷创建Vitis工程 (无需创建Platform Project)

Vivado 2019.2开始就没有SDK了,需要在Vitis上创建应用工程。网上大部分都是创建Platform Project再创建Application Projet,然后在Application Projet里导入平台文件。其实一个简便的方法是直接创建Application Projett导入平台文件。

Vivado - 如何定义 Verilog Macro?

如何在 Vivado Design Suite 中定义 Verilog Macro?