Vivado

如何使用Git进行Vivado工程的管理

git有多好用我就不用多说了,可谓是程序员必备技能之一。对于一般的软件代码来说,只需把源文件进行git管理即可。但对于FPGA工程师来说,使用git多多少少有几个问题......

【下载】Vivado Design Suite教程:嵌入式处理器硬件设计

本教程介绍了如何使用Vivado®集成开发环境(IDE)构建基本的Zynq®-7000SoC处理器和MicroBlaze™处理器设计。在本教程中,您将使用Vivado IP集成器构建处理器设计,然后使用Vitis™统一软件平台和Vivado集成逻辑分析器调试设计。

vivado xilinx IOB = true的使用

xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block,完成不同电气特性下对输入输出信号的的驱动和匹配要求。

VIVADO误区与进阶

准则1:合适的代码风格


准则2:精准的时序约束


准则3:管理高扇出网络


准则4:层次化设计结构


在 Vivado/ISE 中遇到许可问题时,该怎么办呢?

在 Vivado/ISE 中遇到许可问题时,该怎么办呢?本文介绍了使用不同类型的许可证时可能遇到的不同问题。

在 Vivado 中利用 report_qor_suggestions 提升 QoR

许多 FPGA 设计都难以达成所期望的性能目标。原因不尽相同,以下列出的只是其中部分可能的原因:未遵循 UltraFast 设计方法;时序约束不良;过高资源利用率;控制集过多;未采用最优化时钟设置;逻辑层次过多,难以达成目标性能;布局规划不良;布线拥塞;因约束导致工具优化受限。

在Vivado中,您使用过TCL吗?

Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的;在运行速度、算法优化和功能整合等很多方面都有了显著地改进。

Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分

有多种类型的时序违例可归类为脉冲宽度违例:最大偏差违例;最小周期违例;最大周期违例;低脉冲宽度违例;高脉冲宽度违例。

Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分

有多种类型的时序违例可归类为脉冲宽度违例:最大偏差违例;最小周期违例;最大周期违例;低脉冲宽度违例;高脉冲宽度违例。

Vivado约束技巧——XDC时钟约束

XDC 是 Xilinx Design Constraints 的简写,但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言,但其仅支持基本的 Tcl 语法如变量、列表和运算符等等,对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。