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Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分

有多种类型的时序违例可归类为脉冲宽度违例:最大偏差违例;最小周期违例;最大周期违例;低脉冲宽度违例;高脉冲宽度违例。

Vivado约束技巧——XDC时钟约束

XDC 是 Xilinx Design Constraints 的简写,但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言,但其仅支持基本的 Tcl 语法如变量、列表和运算符等等,对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。

SystemVerilog 中的联合 (union)

在 SystemVerilog 中,联合只是信号,可通过不同名称和纵横比来加以引用。其工作方式为通过 typedef 来声明联合,并提供不同标识符用于引用此联合。 这些标识符称为“字段”。

如何在 Vivado 2019.1 中将 VCU118 开发板的 HDMI 示例设计移植到 VCU128 开发板

许多视频 IP 核都附带有示例设计。这些设计用于 IP 演示,并提供示例以供您在自己的设计中使用 IP 核时作为参考。赛灵思 HDMI IP 核分为两种:源端 (Source) IP 核 (HDMI 1.4/2.0 TX Subsystem) 和 Sink IP 核 (HDMI 1.4/2.0 RX Subsystem)。

Vivado中ROM IP核的使用

在Vivado中,对rom进行初始化的文件是.coe文件。 .coe文件的前两行的开头格式是固定的,不能改变的。其所存储的数据数量与大小是与设计rom的位宽和深度相对应的。

如何提高vivado的编译速度

当RTL代码修改较少时,使用增量编译功能可以提高工程的编译速度。

Vivado下IBERT使用指南

选择IP,选择FPGA版本,protocol数量 (所有通道用一个速率的话一般只选择1个 protocol),速率,参考时钟频率,通道数量和Quad PLL(大于6G的速率时必须选择)

【vivado学习六】 Vivado综合

在“设置”对话框的“约束”部分下,选择“默认约束设置”作为活动约束设置;包含在Xilinx设计约束(XDC)文件中捕获的设计约束的一组文件,可以将其应用于设计中。

Vivado常用综合选项的设置

-flatten_hierarchy——full: 综合时将原始设计打平,只保留顶层层次,执行边界优化;none: 综合时完全保留原始设计层次,不执行边界优化;rebuilt: 综合时将原始设计打平,执行边界优化,综合后将网表文件按照原始层次显示,故与原始层次相似。

【下载】UltraFAST 设计方法指南(适用于 Vivado Design Suite)

赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务,从而确保设计每一个阶段的成功开展。依照这些步骤,并遵循最佳实践,将帮助您以最快的速度和最高的效率实现期望的设计目标。