Vivado如何快速找到schematic中的object
judy 在 周一, 02/14/2022 - 09:35 提交
在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
SDK 调试显示汇编代码而不是 C 或 C++
judy 在 周一, 01/24/2022 - 09:34 提交
我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？
手把手教你打包一个自己的Vivado IP核
judy 在 周三, 01/05/2022 - 10:10 提交
模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。
Vivado中怎么做set_input_delay约束
guanxiao_505740 在 周五, 12/24/2021 - 11:10 提交
在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。
进入IP Core的时钟，都不需要再手动添加约束么？
judy 在 周四, 12/02/2021 - 09:52 提交
对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。
Vivado中怎么做set_input_delay约束
guanxiao_505740 在 周五, 11/26/2021 - 11:18 提交
在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。
Vivado 仿真器：我能在 Vivado 中从 VHDL 项目运行时序仿真吗？
judy 在 周五, 11/26/2021 - 10:05 提交
我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？
Vivado 设计输入纪事 - RTL 设计输入
joycha 在 周四, 11/25/2021 - 10:09 提交
这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。
关于Vivado的综合设置使用总结
judy 在 周四, 11/25/2021 - 09:14 提交
当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。
Xilinx Adapt 中国站开发者Vivado专场正式启动！
judy 在 周三, 11/24/2021 - 10:21 提交
赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件，分享其在使用过程中的技巧和设计方法论。