【视频】Vivado IP Integrator 助力实现协作加速设计（中文字幕）
judy 在 周五, 05/07/2021 - 11:31 提交
本视频将探讨Vivado IP集成器的特效与优势以及它如何帮助您解决复杂的设计问题。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
设计收敛技巧：正确使用功耗估算
judy 在 周三, 04/14/2021 - 09:32 提交
4月23日，Xilinx Adapt China：Vivado专场的第二天，赛灵思 Vivado专家团将带来连续三场的“设计收敛”技巧分享。从如何提高QoR（结果质量）的方法技巧、解决接受的时序问题工具，到功耗约束的最佳实践，诚意满满，技术干货一应俱全。
运用 Language Template 来创建set_input_delay/set_output_delay约束
judy 在 周四, 04/08/2021 - 14:37 提交
时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。
【应用说明下载】使用加密和认证来确保UltraScale/UltraScale+ FPGA位流的安全
judy 在 周二, 04/06/2021 - 14:01 提交
本文描述了使用 Vivado® 设计套件生成加密位流和加密密钥的分步过程。
matlab与FPGA数字滤波器设计（4）—— Vivado DDS 与 FIR IP核设计 FIR 数字滤波器系统
judy 在 周四, 04/01/2021 - 10:09 提交
本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号，结合 FIR 滤波器搭建一个信号产生及滤波的系统，并编写 testbench 进行仿真分析，第五讲、第六讲开始编写 verilog 代码设计FIR滤波器，不再调用IP核。
matlab与FPGA数字滤波器设计（3）—— Matlab 与 Vivado 联合仿真 FIR 滤波器
judy 在 周三, 03/31/2021 - 09:37 提交
本讲使用matlab产生待滤波信号，并编写testbench进行仿真分析，在Vivado中调用FIR滤波器的IP核进行滤波测试，下一讲使用两个DDS产生待滤波的信号，第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。
matlab与FPGA数字滤波器设计（2）——Vivado调用IP核设计FIR滤波器
judy 在 周二, 03/30/2021 - 09:42 提交
本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析
【线上活动】Xilinx Adapt China: Vivado
judy 在 周一, 03/29/2021 - 11:40 提交
4月22日-23日，赛灵思举办 Adapt China：Vivado专场，特邀Vivado专家团队，与您分享 Vivado 在设计自动化集成、IP子系统复用和加速设计收敛等方面的方法和技巧。
如何在 Vivado 中更改自定义的 Interface？
judy 在 周五, 03/26/2021 - 09:23 提交
因为 BD 中连线太多，所以想自定义下 interface 简化连线，定义好了一个 interface，但当准备在自定义 IP 中指定它时，发现我把一个信号的方向搞错了，应该定义成 out，但实际定义成了 in，所以想简单的改一下方向。
【视频】 Vivado 2020.2 中的新增功能介绍
judy 在 周一, 03/22/2021 - 09:24 提交
本视频着重介绍了 Vivado Design Suite 2020.2 版中的新增功能，包括操作系统和器件支持、高级别增强功能以及加速设计集成、实现与验证相关的各项改进措施。