Xilinx

Xilinx首次在中国计算机大会(CNCC)设立展位,欢迎前来交流

Xilinx首次在中国计算机大会设立展位。2019年10月17-19日,苏州金鸡湖国际会议中心,B24-25展位,欢迎大家一起来交流。

Xilinx 助力 AMD EPYC 打破性能瓶颈,出“7”制胜共创数据中心未来

Xilinx 助力 AMD EPYC 打破性能瓶颈,出“7”制胜共创数据中心未来。赛灵思 FPGA 可为广泛的应用提供 20 倍以上加速并能重新配置,是现代数据中心不断变化的工作负载的理想选择。

突破软硬壁垒,解锁全员创新 —— Xilinx 隆重发布 Vitis 统一软件平台

10月9日,赛灵思大中华区销售副总裁唐晓蕾 ( Maria) 及赛灵思软件和人工智能高级经理罗霖( Andy )在北京隆重发布里程碑式的 Vitis™ 统一软件平台,以“突破软硬壁垒,解锁全员创新” 为主题,揭开赛灵思通过软件革新,解锁软件开发者的硬件加速壁垒,将赛灵思独特的自适应计算能力带给全员开发者的新篇章。

Xilinx Zynq-7000全可编程SoC:高效灵活的多面手

Xilinx Zynq®-7000全可编程SoC提供了一个灵活的平台,在启动新解决方案的同时,为传统ASIC和SoC用户提供完全可编程替代方案。下面,就让我们来了解一下这款产品吧。

Xilinx中解决高扇出的方法

Fanout,即扇出,指模块直接调用的下级模块的个数,如果这个数值过大的话,在FPGA直接表现为net delay较大,不利于时序收敛。因此,在写代码时应尽量避免高扇出的情况。但是,在某些特殊情况下,受到整体结构设计的需要或者无法修改代码的限制,则需要通过其它优化手段解决高扇出带来的问题。

xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源,可以实现iddr/oddr,idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练,在vivado的tools-> language templates中搜索iddr idelay等关键词,可以看到A7等器件下原语模板。复制出来照葫芦画瓢,再仿真一下基本就能学会怎么用了。

价值1450元!Xilinx Zynq7010/20开发板免费申请

9月20日,米尔携手电子发烧友、电路城、面包板三大平台举办的MYD-C7Z010/20开发板试用活动正式上线啦!本次试用活动,是米尔回馈给各位电子工程师的重磅福利,只要您积极配合参与活动, 价值1450元 的MYD-C7Z010/20开发板试将免费赠送。

Xilinx Srio详解&IP核使用

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构,是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连,支持芯片到芯片、板到板间的通讯,可作为嵌入式设备的背板(Backplane)连接。

Xilinx AI 方案与资源更新一览(二)

接上文:Xilinx AI 方案与资源更新一览(一) 全新成功案例——百度将赛灵思 ZU5 用于 Apollo ACU Advanced,百度在 2019 年 7 月于北京举办的年度 AI 开发者大会上推出用于自动代客泊车 (AVP) 的 Apollo ACU Advanced。

Xilinx zynqMP开发基本步骤

使用Vivado 工具生成 .hdf文件,比如ZU9_cpu.hdf;使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL,DDR,MIO管脚分配,烧写FPGA,运行uboot等。核心代码代码位于psu_init.c中。