Zynq

Zynq中PS的MIO中断

demi 在 周四, 01/09/2020 - 12:50 提交

Zynq中断大致可分为三个部分，第一部分为SGI，软件生成的中断，共16个端口；第二部分为PPI，CPU私有外设中断，有5个；第三部分为SPI，共享外设中断，来自于44个PS端的IO外设以及16个PL端的中断。中间部分为GIC，也即中断控制器，用于对中断进行使能、关闭、掩码、设置优先等。

Zynq中PS的MIO操作

demi 在 周三, 01/08/2020 - 19:19 提交

GPIO有4个BANK，注意与MIO的BANK区分。BANK0控制32个信号，BANK1控制22个信号，总共是MIO的54个引脚，BANK2和BANK3共能控制64个PL端引脚，每一组都有三个信号，输入EMIOGPIOI，输出EMIOGPIOO，输出使能EMIOGPIOTN，共192个信号。

Zynq中FPGA上电时序

demi 在 周五, 01/03/2020 - 14:25 提交

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

Zynq中的AXI4功能

demi 在 周四, 01/02/2020 - 11:03 提交

AXI4-Lite接口是AXI4的子集，专用于和元器件内的控制寄存器进行通信。AXI-Lite允许构建简单的元件接口。这个接口规模较小，对设计和验证方面的要求更少。

zynq中AXI4的互联结构

demi 在 周二, 12/31/2019 - 12:02 提交

互联结构包括直通模式、只转换模式、N-1互联模式、N-M互联模式。

Zynq中FPGA上电时序

demi 在 周四, 12/26/2019 - 14:24 提交

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

Zynq 7000的PS为PL分配信号

demi 在 周四, 12/19/2019 - 11:10 提交

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。

【下载】Zynq UltraScale + MPSoC软件开发人员指南

demi 在 周一, 12/16/2019 - 15:42 提交

本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。

ZYNQ基础系列（三）VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作

demi 在 周四, 12/12/2019 - 15:46 提交

本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核，搭建一个比较简单的视频通路，为不久之后的摄像头到显示屏通路打下基础......

ZYNQ基础系列（二） IO口模拟HDMI

demi 在 周四, 11/28/2019 - 15:16 提交

HDMI主要用于给高清显示设备传输视频和音频数据，除了使用专门的HDMI芯片外，当然还可以用ZYNQ的PL部分产生相应的时序，本文就是用FPGA的IO口与HDMI显示设备直接进行通信。