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技术
如何在 Vitis Unified IDE 中启用 SDTGEN 挂钩
Vitis Unified IDE使用“System Device Tree (SDT)”将硬件元数据从Vivado传递到 Vitis
2024-03-08 |
Vitis
,
SDTGEN
,
Vitis IDE
AMD Versal AI Edge 自适应计算加速平台之准备工作（1）
每个工程下面都有一个生成vivado的脚本，用于重建vivado工程
2024-03-08 |
Versal AI Edge
,
自适应计算
,
ALINX
2023.2 Vitis Unified IDE独立应用移植详细信息
在 2023.2 版的全新 Vitis Unified IDE 中，不再生成 DeviceID 作为索引参数用于独立 BSP 驱动程序内的
2024-03-07 |
Vitis
,
IDE
,
移植
五大理由｜为嵌入式应用选择 AMD Spartan UltraScale+ FPGA
了解该系列器件如何帮助设计人员以低成本推动 I/O 密集型应用产品快速上市
2024-03-06 |
Spartan UltraScale+
,
FPGA
,
首页推荐
使用 Vivado 仿真库 - UNIMACRO 库
本文详细描述了 UNIMACRO 库。
2024-03-06 |
Vivado
,
UNIMACRO
,
仿真
延迟开始SEM功能的扫描 (一)
本文介绍如何在Versal器件中推迟XilSEM的扫描工作
2024-03-05 |
SEM IP
,
VCU108
,
每日头条
,
XilSEM
选择PHY时，这几个重要标准应该要考虑
如果设计必须采用分立式PHY，那么在选择PHY时应牢记几个标准
2024-03-05 |
PHY
如何判断AMD 评估板上的器件是工程样品 (ES) 还是量产芯片？
本文介绍多种方法供您用于判断评估板上的器件是工程样品 (ES) 还是量产芯片
2024-03-04 |
工程样品
,
评估板
在MPSoC器件中使能SEM IP （一）
SEM IP的主要任务就是扫描PL Configuration RAM, IP自身也是运行在PL里面的
2024-03-01 |
MPSoC
,
SEM-IP
,
ZCU102
FPGA工程师进行ISP设计时需要考虑的几个关键点
本文介绍FPGA工程师在进行ISP设计时需要考虑的一些关键点
2024-03-01 |
FPGA工程师
,
ISP
,
图像信号处理
Versal GTY/GTYP 仿真和硬件中的掉电行为
当 Versal GTY/GTYP 的掉电端口断言有效时，时钟和输入/输出数据的预期行为是什么？
2024-02-28 |
掉电
,
Versal-GTY
AI 引擎系列 11 - 使用 AIE API 对 FIR 滤波器进行代码矢量化
本文讲解如何使用 AIE API 进行 AI 引擎内核代码矢量化
2024-02-27 |
AI引擎
,
FIR滤波
,
API
Vivado实现 - 探讨工具可重复性
采用相同工具输入的情况下，Vivado 结果是否可重复？
2024-02-26 |
Vivado
,
每日头条
AI 引擎系列 10 - 运行 AI 引擎的完整系统（第二部分）
在文中，我们将构建系统、分析生成的输出并在硬件仿真中使用 QEMU 运行系统。
2024-02-26 |
AI引擎
,
Vitis
,
每日头条
AMD Vivado Hardware Debug 技巧-如何在下载 Bitstream 后自动触发 ILA 采集
本文将介绍一种可适用于上述场景的方法，即在下载 Bitstream 后自动触发 ILA 采集，为硬件调试提供更多便利。
2024-02-23 |
Vivado
,
ILA采集
,
VCU118
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