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Versal家族到底都有哪些兄弟姐妹
面向不同应用,Versal家族有AI Core, AI Edge , AI RF,Prime, Premium,HBM,六个系列、名字看起来是不是十分复杂?今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列!
2022-05-20 |
Versal
给Vivado Block Design的TCL脚本添加IP repository (仓库) 路径信息
在Vivado里,可以从Block Design导出TCL脚本,保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中,可能不包含用户IP的路径信息
2022-05-20 |
Tcl脚本
,
Vivado
如何利用FIFO+ILA/VIO抓取SEM IP的串口log
SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位
2022-05-10 |
VCU118
创建 PLM
以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中,PLM 在 PMC 内执行,并用于引导 APU 和 RPU。
2022-05-09 |
Vitis
,
PLM
将时间敏感型网络推向工业 4.0 前沿
时间敏感型网络( TSN )是工业自动化领域的一项重大进步,通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。
2022-05-06 |
时间敏感型网络
,
工业4.0
,
TSN网络
AI 引擎:AI 与信号处理的交汇点
在 AMD,我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已,因为在 AMD 和赛灵思服务的众多市场上,其对交付高性能自适应计算起到重要作用。
2022-04-29 |
AI引擎
,
Versal-ACAP
,
信号处理
FPGA开发板vs原型验证系统
市售常见的基于FPGA的平台产品包括FPGA开发板、FPGA原型验证系统。既然他们同样都是基于FPGA芯片设计的,为什么规模、功能、成本和价格上有非常大的差异?
2022-04-28 |
FPGA
,
原型验证
Vivado 2021.2 字体大小等配置信息无法保存
Ubuntu20.04LTS中使用Vivado 2021.2时,每次重启Vivado,文本编辑界面的字体大小就会变成默认大小。
2022-04-27 |
Vivado 2021.2
面向含 SmartLynq+ 模块的高速调试端口的系统设计示例
本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。
2022-04-26 |
SmartLynq
,
Versal
使用标量引擎和自适应引擎的系统设计示例
本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。
2022-04-25 |
Versal
,
AXI-GPIO
如何用先前保存的会话从Vivado调用VCS?
在VCS中,一个仿真会话可以保存在一个Tcl文件中,以后可以加载。当我从Vivado调用VCS时,如何加载一个保存的会话?
2022-04-25 |
Vivado
,
VCS
Versal嵌入式设计教程:启动和配置
本章用于演示如何为 Versal™ ACAP 集成和加载引导加载程序、裸机应用(针对 APU/RPU)和 Linux 操作系统。
2022-04-24 |
Versal
Vitis 2020.x - Ubuntu GDB内核调试
在Ubuntu系统中,当试图在内核代码中设置断点的加速应用程序上运行仿真调试时,工具不会在断点上停止,而只会在主机代码断点上停止。
2022-04-24 |
Vitis
,
内核调试
,
Ubuntu
在Versal里实现cache一致性传输
本文提供了一个基于VCK190 ES1开发板和2021.1 Vivado/Vitis的例子,用来简单介绍在Versal里实现数据从PL 经过 FPD CCI 到达 NoC DDR的一致性传输。
2022-04-22 |
Versal
Vitis 2021.x - 当在Vivado中使用合成额外选项时,Vitis链接器失效
我在一个自定义平台上运行我的项目,而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时,我看到以下错误。
2022-04-21 |
Vitis
,
Vivado
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