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JTAG各类接口针脚定义及含义

发表于：08/15/2018 , 关键词： JTAG

JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。一、引脚定义 Test Clock Input (TCK) -----强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。 Test Mode... 阅读详情

作者：Ian Collins 摘要：锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。本文将参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(... 阅读详情

静态时序分析初步认识

发表于：08/14/2018 , 关键词：静态时序

静态时序分析是学习FPGA必须学习的一个知识点，通过一段时间的学习，先将自己所学到的一点静态时序分析的基础稍作总结。这是一张再熟悉不过的图形，以及两个基础公式 Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew (1) Tcko+Tlogic+Tnet>Thold+Tclk_skew... 阅读详情

卷积神经网络的最佳解释

发表于：08/14/2018 , 关键词：卷积神经网络

CNN由由可学习权重和偏置的神经元组成。每个神经元接收多个输入，对它们进行加权求和，将其传递给一个激活函数并用一个输出作为响应。整个网络有一个损失函数，在神经网络开发过程中的技巧和窍门仍然适用于CNN。很简单，对吧？那么，卷积神经网络与神经网络有什么不同呢？和神经网络输入不同，这里的输入是一个多通道图像（在这种情况下是3通道，如RGB）。在我们深入之前，让我们先了解一下卷积的含义。... 阅读详情

关于Xilinx FPGA FFT IP核的学习笔记

发表于：08/14/2018 , 关键词： FFT

最近在做载波同步锁相环的时候，需要用到FFT核对AD采样数据进行傅里叶变换，以得到锁相环中NCO的初始频率控制字。关于FFT蝶形算法，包括高版本的FFT核（带AXI4协议）在这先不阐述了。本文主要是记录7.1版本的FFT核学习仿真记录，把摸索过程中遇到一些问题和解决方法都记录下来，方便以后借鉴和使用。首先是IP核的配置：配置的第一页主要是通道数量设置，转换点数设置，目标时钟速率设置，... 阅读详情

关于zynq debug进入main函数或汇编函数的小技巧

发表于：08/13/2018 , 关键词： main函数, 汇编函数

相信很多朋友在调试ZYNQ的时候也遇到过这个问题，在SDK模式先DEBUG电路板的时候，执行完debug后，分布运行有时候进入C语言的main函数，有时候进入编译后的汇编main函数。对于我这种汇编小白，C函数显得更容易理解，也方便调试。下面解释一下为什么会出现这两种现象，完全是因为我们操作的原因，因而完全可以避免。在调试界面选择调试文件的时候，... 阅读详情

Xilinx System Generator模块中各个常见选项的含义

发表于：08/13/2018 , 关键词： System Generator

1. Precision：仿真计算时可按任意精度定点数进行，Full Precision，提供足够的精度；User defined Percision，由开发人员定义位数和小数位。（FPGA上运行的是浮点型？） 2. Aritchmetic Type：可以定义无符号或带符号位（二进制补码）作为输出类型。 3. Number of bits：定义定点数的数据格式：位数，... 阅读详情

学会System Generator（10）——支持的MATLAB语法

发表于：08/13/2018 , 关键词： Matlab, System Generator

本文是该系列的第10篇，上一篇介绍了在System Generator设计中使用MCode模块调用MATLAB代码来完成逻辑控制。本文将介绍System Generator支持的所有MATLAB语法。限于篇幅，本文只记录了经常用到或相对重要的内容，更详细的信息可以参考xilinx官方文档ug958->第一章->MCode小节。 MCode block特性... 阅读详情

Zynq平台移植知识点

发表于：08/13/2018 , 关键词：移植, Zynq

一、嵌入式Linux系统组成 zynq平台上的Linux系统由四部分组成：BOOT.bin、devicetree.dtb、uImage、uramdisk.image.gz。（1）BOOT.bin：启动引导程序，包括第一阶段引导程序(FSBL)和第二阶段引导程序（SSBL)，zynq平台上一般还需要一个system.bit文件，用于构建PL部分。（2）uImage：linux系统核心部分，... 阅读详情

Vivado常见问题集锦

发表于：08/10/2018 , 关键词： Vivado

作者：NingHeChuan（宁河川）　对于电子工程师来说，很多电路设计仿真软件都是特别大的，安装下来一般都是上G，甚至几十G，而且win7的兼容性也是最好的，不愿意升级win10是因为麻烦，而且没有必要，对于很多的设计软件来说win10还没有完全兼容，而且还不停自动更新，时间很珍贵的，谁愿意浪费大把时间搞什么兼容性问题，而不是code or design。... 阅读详情

SDSoc学习（四）：搭建包含AXI_GPIO的平台（解决找不到基地址的问题）

发表于：08/10/2018 , 关键词： ZedBoard, SDSoC

简介本篇博客大部分内容前三篇博客都已经包含了，此处重点叙述不同之处，主要对比Tcl命令的不同和解决SDSoc程序找不到基地址的问题。使用ZedBoard开发板，SDSoc 2017.4, Win10系统；此处通过AXI_GPIO点亮ZedBoard板子上连接在PL端的8个LED灯。 Tcl命令搭建平台的步骤在 SDSoc学习（二）中进行了较为详细的描述，... 阅读详情

8个Python高效数据分析的技巧

发表于：08/10/2018 , 关键词： python, 高效数据分析

作者 | Conor Dewey编译 | 专知整理 | Yingying, Jiahui 不管是参加Kaggle比赛，还是开发一个深度学习应用，第一步总是数据分析，这篇文章介绍了8个使用Python进行数据分析的方法，不仅能够提升运行效率，还能够使代码更加“优美”。一行代码定义List 定义某种列表时，写For 循环过于麻烦，幸运的是，Python有一种内置的方法可以在一行代码中解决这个问题。

学会System Generator（9）——MCode调用MATLAB代码

发表于：08/10/2018 , 关键词： Matlab, system-generator

本文是该系列的第9篇。FPGA设计中经常用到一些控制逻辑，如有限状态机（FSM），如果用各种block搭建一个FSM比较麻烦。System Generator支持调用MATLAB代码，通常可以编写MATLAB代码来实现FSM等控制逻辑，通过MCode block调用到System Generator设计中。本文将使用MATLAB代码设计一个FSM，对“1011”这个序列进行检测。... 阅读详情

用Python玩FPGA背后的故事

发表于：08/09/2018 , 关键词： FPGA, python, 今日头条

近日，想必各位科技爱好者的朋友圈都被一篇发表在第25届IEEE国际讨论会上，用Python开发FPGA的论文刷屏了吧，那么这是如何实现的呢？今天，就请各位看官和小编一起来了解一下，这个构想的实现基础——PYNQ。图为该篇论文

突破功能安全设计的复杂性

发表于：08/09/2018 , 关键词：功能安全

作者：Paul S.Levy, 赛灵思功能安全系统高级工程师 “功能安全（Functional Safety）”研究的是机器发生故障或运行环境中断时如何降低其对人和设备造成的危害的方法和措施。试想一下，在刚刚结束的 2018年的足球世界杯（2018 FIFA）中，如果我们将这种研究应用到足球比赛中，裁判员就有能力和权力在他们觉得有犯规行为时暂停比赛。当然，... 阅读详情