技术

本文介绍了使用16通道发射(16Tx)和16通道接收(16Rx)子数组的实验结果，其中所有发射和接收信道都使用数字转换器集成电路(IC)中的强化型DSP模块来校准。与其它架构相比，这个多信道系统在尺寸、重量和功率上都更有优势。相对于该系统的FPGA资源利用率后可发现，强化型DSP模块可为多信道平台的设计人员解决重要挑战。

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？

Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。

在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？

在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。

在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚，因此不能用于其正常功能。

公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤，具体如下