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Xilinx的FPGA产品繁多,选型从何入手?只需5分钟,给你讲透~
Xilinx拥有非常广泛的产品组合,涉及非常多的细分市场,并提供了各种各样的部署方法,因此对于刚接触FPGA的新手来说,可能很难了解“全局”。
2020-12-17 |
FPGA
【工程师分享】在MPSoC上运行基于eglfs_kms的QT应用程序
Xilinx为MPSoC支持4种libMali的backend: X11, Wayland/GBM, Fbdev, Headless-EGL。QT支持4种plugin(插件)或者backend,FB,X11,Wayland,eglfs。对不同的plugin(插件)或者backend,QT应用层是一样的。
2020-12-15 |
MPSoC
揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?
随着云计算的兴起,越来越多的计算被部署到云端来执行,数据中心的运营模式逐渐云化,从接入模式来看,当前部署的云计算主要分为公有云、私有云和混合云。私有云主要是单位或者个人使用的云计算资源,不对外提供,因此可以不兼容传统以太网,在诸如高性能的分布式计算应用场景下有较好的应用前景
2020-12-14 |
Alveo-U50
,
VCU118
开源方案|PYNQ框架下开发可重构运动控制器
这项工作是由加州州立理工大学波莫纳分校、C3SR的产学合作课程设计项目。该项目的目标是创建一个通用的运动控制器,与任何运动控制系统或设备兼容,解决工业和开源运动控制器中的问题,同时也相对便宜,易于对创作者群体进行扩展。
2020-12-14 |
PYNQ
,
可重构运动控制器
开发者分享 | 如何在设计里例化并使用BSCANE2模块 (一)
在 FPGA 中,JTAG 管脚除了负责原始的芯片测试功能 (IEEE1149.1),还主要用于下载和调试,比如ILA就是通过 JTAG 接口捕捉内部逻辑信号,送回 ISE 或 Vivado,并在界面上直接显示和控制。BSCANE2 其实就是实现这一内外沟通的关键核心模块,这部分实现对于用户来说是透明的。 那么如何利用BSCANE2 模块,构建用户自己的专用内部扫描链/功能链呢?
2020-12-11 |
BSCANE2
,
KC705
,
每日头条
Zynq UltraScale+ 器件 — PS DNA 没有写保护,是一个与 PL DNA 不同的值
Xilinx 用两个 96 位独特器件标识符(称为器件 DNA)为每个 Zynq UltraScale+ 器件编程。一个 DNA 值位于可编程逻辑 (PL) 中,另一个 DNA 值位于处理系统 (PS) 中。这两个 DNA 值是不同的,但每个 DNA 都有以下属性及读取访问方法。
2020-12-10 |
Zynq UltraScale+
一起玩Ultra96之GPIO操作
本文提供Ultra96 board相关文档下载(开发板介绍/原理图/硬件使用手册/参考设计等有用资源)
2020-12-10 |
Ultra96
,
GPIO
提升效率的神经网络模型出现了!
神经网络可以被归类为一组大致模仿人脑建模方式的算法,能够通过引入新数据来完成“学习”过程。因此,开发专用的“计算高效型”神经网络模型,会为机器学习带来诸多好处。
2020-12-09 |
神经网络
TVM学习(一)
使用FPGA进行神经网络加速需要编译器的支持,因为一个复杂的神经网络会产生大量的指令,手写指令不能满足通用化要求,费时又费力。编译器依据神经网络的图结构,产生硬件可执行指令序列。从广义上讲,编译器包括了前端和后端,前端主要实现从tensorflow等深度学习框架描述的网络结构形式到新表示的转化
2020-12-08 |
TVM
,
神经网络
,
网络加速
,
FPGA加速
有关 UltraScale HW-SYSMON 的设计咨询:I2C 接口上意外启用写操作的安全性隐患
在 I2C 接口中意外启用写入时, UltraScale 器件的 HW-SYSMON 出现问题。这将使攻击者可直接写入接口。
2020-12-08 |
UltraScale
,
HW-SYSMON
开发者分享 | 说说仿真库编译那点事
用户在用第三方仿真器对Vivado设计做仿真的时候,面临的第一个任务就是做仿真库的编译。事实上,后续相当一部分碰到的问题都与仿真库编译相关。今天,我们就来梳理一下关于仿真库编译的方方面面。
2020-12-07 |
仿真
,
编译
开源方案|PYNQ框架下快速完成3D数据重建
3D视觉数据与我们的生活已经密不可分,在无人机测绘、实时摄影测量、AR/VR等领域有许多应用。视频的实时处理需要大量的计算,而无人机等移动应用需要低功耗便携式设备。PYNQ平台提供了正确的工具来实现基于这些约束的三维重建的完整管道。
2020-12-07 |
PYNQ
,
3D视觉
如何调试 Zynq UltraScale+ MPSoC VCU DDR 控制器?
Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器,只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU(H.264/H.265 视频编解码器)连用。因此,调试将不同于 MIG 等传统 Xilinx DDR 控制器。
2020-12-04 |
DDR控制器
【答疑】面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询 - PS LPDDR4 DRAM 器件需启用 WDQS 控制信号
JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求(4.13 写操作和屏蔽写操作 DQS 控制信号(WDQS 控制信号)),其详情如下
2020-12-03 |
LPDDR4
【工程师分享】通过MIO接入外设中断
Zynq-7000和MPSoC有很多MIO管脚。如果外设有中断,也可以通过MIO驱动。
2020-12-01 |
GPIO
,
Zynq-7000
,
MPSoC
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