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【干货分享】用ECO脚本的方式在网表中插入LUT1
有时我们需要在设计网表的基础上微调一下逻辑,这样可以无需修改代码,也无需重新做综合,在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado 的ECO流程,以vivado自带的Example Design为例, 直接用TCL命令修改网表,在正常的寄存器路径之间加一级LUT。
2020-10-19 |
ECO流程
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每日头条
【工程师分享】MPSoC交叉编译例子
GCC编译代码时,缺省是在目录/usr/include查找头文件,在目录/usr/lib查找库文件。如果是交叉编译,就不能在主机的目录下查找头文件和库文件,因为它们包含的是主机的应用程序的文件。我们需要指定目标单板的头文件和库文件。对于这种需求,GCC使用选项sysroot来实现
2020-10-16 |
MPSoC
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交叉编译
Vivado Vitis 2020.1无法在Ubuntu部分版本上安装的解决办法
Vivado Vitis 2020.1无法在Ubuntu部分版本上安装的解决办法
2020-10-15 |
Vivado
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Vitis2020.1
传统与创新设计的区别有多大?看了它你就知道了!
赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。
2020-10-14 |
创新设计
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每日头条
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高效设计方法
【工程师分享】MPSoC R5引导4个A53和两个R5的应用程序的例子
有工程师反馈R5引导A53和R5的应用程序后,A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5的应用程序的例子。
2020-10-13 |
MPSoC
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FSBL
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每日头条
创建 Vitis 加速平台第 2 部分:在 PetaLinux 中为加速平台创建软件工程
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中,我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。在本文中,我们将讲解如何使用此 XSA 以及如何创建在目标平台上实现设计加速所需的软件镜像。
2020-10-13 |
Petalinux
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每日头条
Vivado Design Suite 用户指南:设计分析与收敛技巧 (中文版) (v2019.2)
本手册详细介绍 Vivado工具的功能特色,包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法,包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。
2020-10-12 |
UG906
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收敛技巧
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每日头条
SmartNIC 与普通的 NIC 有哪些显著性差异?
普通 NIC 定位于高效迁移服务器的网络数据包,通常包括不同程度的为优化性能而设计的传统卸载。SmartNIC 整合了多方面的附加计算资源,但是这些架构就像雪花一样各不相同,因此,我们将深入研究规模最大、最受欢迎的供应商所提供的几种方法。
2020-10-10 |
SmartNIC
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NIC
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Alveo-U25
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每日头条
PYNQ框架下的快速分形图形实现
Fractal(分形图形),是由IBM研究室的数学家曼德布洛特(Benoit.Mandelbrot,1924-2010)提出的,其维度并非整数的几何图形,而是在越来越细微的尺度上不断自我重复,是一项研究不规则性的科学。下面是一个最简单的例子,首先画一条线段,然后把它平分成三段,将中间那一段用一个等边三角形的两条边代替
2020-10-10 |
PYNQ
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分形图形
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Ultra96
白皮书 | 赛灵思 AI 引擎及其应用
针对 5G 蜂窝和机器学习 DNN/CNN 等计算密集型应用,赛灵思的新型矢量处理器 AI 引擎由 VLIW SIMD 高性能处理器阵列构成,与传统的可编程逻辑解决方案相比,功耗减半,芯片计算密度提升高达 8 倍。
2020-09-30 |
5G
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AI引擎
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Versal
25倍!(全)同态加密底层算子NTT的FPGA加速
数据已经成为数字经济时代最重要的生产要素,成为企业和机构的核心资产,而数据价值的体现则是数据的隐私保护。传统的面向静态数据保护的安全手段已经无法满足数据在跨企业、跨机构之间流通的需求
2020-09-29 |
FPGA加速
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Alveo-U250
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每日头条
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隐私计算
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密码学
【干货分享】优化rootfs的大小
Xilinx VCU TRD 集成了图像和视频编解码功能,生成的根文件系统比较大,2020.1的rootfs.cpio.gz大约有114MB。工程师可以根据自己需要裁剪,减少根文件系统大小。 在Ubuntu下,解压rootfs.cpio.gz,得到rootfs.cpio,再解压,得到就是文件了。
2020-09-27 |
ZCU106
开发者分享 | 赛灵思 PL 和 PS IBIS 模型解码器
赛灵思为 FPGA 和 MPSoC 器件中所有受支持的 I/O 标准提供了 I/O 缓存信息规范 (I/O Buffer Information Specification, IBIS) 模型。本篇博文旨在提供有关如何为可编程逻辑 (PL) 和处理器系统 (PS) 多用途 I/O (MIO) 进行 IBIS 模型名称解码的指导信息。
2020-09-23 |
IBIS解码器
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每日头条
【周末创客】Flower5-花朵识别装置
本设计使用Ultra96开发板,使用InceptionV3网络,以及Vitis-AI的量化编译工具链,制作了一个五花分类装置。利用Xilinx的DPU(Deep learning Processing Unit)IP,Vitis-AI工具链,快速的在FPGA上部署深度学习网络。
2020-09-21 |
Ultra96
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花朵识别装置
【干货分享】 PetaLinux工程出现大量Taskhash mismatch错误的原因
有工程师反映,在编译PetaLinux工程时,出现大量Taskhash mismatch错误。工程还没有编译完成,检查build.log,已经出现超过200个的Taskhash mismatch错误
2020-09-18 |
Petalinux
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