电子创新网赛灵思社区

学会System Generator（5）Gateway In和Gateway Out详解

本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。 Simulink到FPGA的转换 Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、... 阅读详情

2018-07-31 |

异构计算，你准备好了么？

摩尔定律失灵了，已是不争的事实。单纯的提升一种芯片性能变的代价越来越高，与此同时，异构计算成为提高计算力的主流方向。什么是异构计算？异构计算的前景怎么样？ OpenPOWER系统上FPGA异构计算的先进技术又有哪些？为此，小编恶补了一下异构计算的相关知识，并总结出如下几个基本知识点，给大家分享。如有不足，欢迎大家留言补充~ ● 异构计算（Heterogeneous Computing）... 阅读详情

2018-07-31 | 异构计算

学会System Generator（4）资源分析与时序分析

本文是该系列的第4篇，第2篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。查看分析结果本文在第2篇设计的数字滤波器模型基础上运行分析。System... 阅读详情

2018-07-30 |

按小时计费的 Vivado 许可证来了！

重磅消息今天我们非常高兴宣布，Plunify 将与赛灵思在 Plunify Cloud 云平台上，合作推出按需供应的 Vivado 设计套装 HLx 版本软件的许可证！Plunify Cloud 云平台构建在世界上最大的云供应商 – 亚马逊网络服务 (Amazon Web Services)。此次Plunify 和赛灵思的全新合作，会给您带来哪些全新云端体验呢？

2018-07-30 | Vivado

必备且必会！嵌入式视觉开发减负“三件套”

嵌入式视觉开发难不难？过来人会告诉你：难！试想一下，在一个通常性能受限的嵌入式架构中去跑复杂的视觉处理算法，还要平衡功耗、尺寸、成本、开发周期等因素，确实不容易。如果你面对的是工业或汽车这种对实时性和可靠性要求较高的场合，视觉处理要又快又准，容不得半点闪失。而且现在都人工智能（AI）时代了来了，机器学习是不是也应该支持一下？所以，嵌入式视觉开发者头上总会有个大大的“鸭梨”。不过，... 阅读详情

2018-07-30 | 嵌入式视觉

学会System Generator（3）——生成说明文档与testbench

本文是该系列的第3篇，上一篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程，最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench，本文将介绍如何使用该特性。生成说明文档本文在上一篇设计的数字滤波器模型基础上进行修改。... 阅读详情

2018-07-27 | System Generator

Zynq-7000 Uboot如何编译

很多人拿到uboot，编译不知如何下手！其实，这个世界上的万事万物，都有一个“纹理”。庖丁解牛之所以游刃有余，是因为他掌握了牛的纹理，顺着这些纹理就应该很容易。那么我们的uboot的纹理在哪里呢？很多初学者，拿到这种代码从来没有去看过它的README或者document！这两个文本文件是非常重要的东西，可惜呀！很多人不去看readme而去请教别人，google，baidu，跑图书馆。其实... 阅读详情

2018-07-27 | Zynq-7000

三态门详解

在FPGA中三态门比较常见，因为FPGA是做为一个高速处理的器件，免不了要进行输入输出数据，常规的输入和输出是分开的两个接口要不停的切换比较麻烦，在FPGA中用的双向口一般都是用三态门来作为输入和输出的，这样优点是只要一个接口就可以输入输出比较节约逻辑资源，但缺点是三态门的处理没有常规两个I/O的方便，这里我们来看看怎样使用三态门，下图是三态门的结构。当sda_en为高时SDA作为输出口，... 阅读详情

2018-07-27 | 三态门

Xilinx（赛灵思）与Aupera携手为视频云服务加速

本月16至20日， Xilinx视频云战略主管Sean Gardner先生、Xilinx 中国数据中心业务拓展总监朱勇先生专程来访Aupera，并同Aupera CEO 廖玉峰博士及云服务团队一起，共同走访了中国视频云服务领域的几个领军企业，以及国内著名高校，并与相关核心研发团队、研发主管、CTO以及教授博导们开展讨论，重点就互联网视频处理及传输的未来趋势及方向，... 阅读详情

2018-07-27 | Aup2600, Xilinx, 云加速

AES加密与解密

AES简介高级加密标准(AES,Advanced Encryption Standard)为最常见的对称加密算法(微信小程序加密传输就是用这个加密算法的)。对称加密算法也就是加密和解密用相同的密钥，具体的加密流程如下图：下面简单介绍下各个部分的作用与意义：明文P 没有经过加密的数据。密钥K 用来加密明文的密码，在对称加密算法中，加密与解密的密钥是相同的。密钥为接收方与发送方协商产生，... 阅读详情

2018-07-27 | AES, 高级加密标准

在Vivado HLS中综合时如何指定端口的综合类型

如果你对Vivado HLS中综合之后端口的ap_none之类的类型指示摸不着头脑的话，那就来一起学习一下它们是如何使用的吧。在Vivado HLS中，我们可以指定端口使用的类型，这样在对C代码进行综合的时候，就可以指定某个端口所使用的转换协议了。常见的类型有： 1. ap_none 默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，... 阅读详情

2018-07-26 | Vivado-HLS

SDSoC和SDAccel和SDNet和HLS工具介绍

SDSoC、SDAccel、SDNet和HLS工具傻傻分不清楚 Software Define 的概念　　近年来“Software Define ” 软件定义这个词持续火热，全球知名技术研究和咨询公司Gartner早在对2014年最有战略意义的十大技术与趋势做出预测时，便提出了软件定义一切（Software Defined Anything）的概念，他们预测这类技术会在未来三年里拥有巨大潜力，... 阅读详情

2018-07-26 | HLS, SDAccel, SDNet, SDSoC

学会System Generator（2）——数字滤波器设计

本文是该系列的第2篇，上一篇介绍了System Generator的基本知识以及软件的安装。本文将以一个简单的数字滤波器的设计为主题，介绍Sysgem Generator的完整设计流程，同时详细介绍使用到的各个block。本设计使用到的block 1.Xilinx block： Digital FIR Filter（->DSP）：数字滤波器 Gateway In（->Basic... 阅读详情

2018-07-26 | System Generator, 数字滤波器

卷积神经网络物体检测之感受野大小计算

学习RCNN系列论文时，出现了感受野(receptive field)的名词，感受野的尺寸大小是如何计算的，在网上没有搜到特别详细的介绍，为了加深印象，记录下自己对这一感念的理解，希望对理解基于CNN的物体检测过程有所帮助。 1. 感受野的概念　　在卷积神经网络中，感受野的定义是卷积神经网络每一层输出的特征图（feature map）上的像素点在原始图像上映射的区域大小。... 阅读详情

2018-07-26 | CNN, 卷积神经网络, 感受野, 物体检测

FPGA中LUT设计

在FPGA中，实现逻辑的基本单元是查找表（LUT）而非基本门电路。目前的FPGA中，单一LE或者Cell通常能实现至少4输入查找表的逻辑功能。 4输入查找表可以看成是具有4位地址1位数据的存储器，能够存储16bit数据，这也是LUT能被用于组建分布式RAM的原因。如果要构成一个6输入1输出MUX，可以通过两片4输入查找表级联，也可直接用一片完整的6输入查找表，两片4输入的查找表的存储容量是32... 阅读详情

2018-07-26 | FPGA, 查找表