总结了20个DDR3和FPGA部分的设计规范

作者:一颗理智松,微信号:ddds0816;本文转载自:ZYNQ微信公众号

1. DQ0-7 八根线必须连到同一T块(也称为字节组)上,一旦分在一起,这个字节组就不能放地址线和控制线了,只能放数据线。

2. 每组数据线对应的DQS必须连到N6,N7上,也就是QBC或者是DBC上

3. 字节组的N1和N12不能使用作为数据线,并且如果这个字节组放了其他数据线,则N1,N12相当于废掉,地址线和控制线也不能放。

4. DM信号必须位于与其相对应的DQ所在的字节组的N0引脚上

5. 当然如果禁用DM,N0可以用于其他DQ,但是不能给地址线和控制线,

6. 如果禁用DM,必须将其在PCB上拉低,

7. x4作为半个字节,必须成对使用,比如半个字节,一个字节,两个字节,四个字节 分别对应DQ0-3 DQ0-7 DQ0-15 DQ0-31

8. 如果是用四片DDR,必然会用到3个bank,三个bank必须连续,地址线控制线bank必须位于中间bank,

9. 地址线和控制线必须位于同一bank中,并且,可以位于那一个字节通道的13个引脚的任何一个。

10. 对于RDIMM和UDIMM的双插槽配置,cs,odt,cke和ck端口宽度加倍。

11. ck对必须位于地址/控制字节通道中的任何PN对上

12. RESET_N可以位于任何引脚,且IO标准为SSTL15 复位的时候应该是拉低,加电期间保持高电平。加个4.7K下拉电阻,

13. DDR使用的IObank必须在同一列中,64 65 66这样

14. 支持接口最大是80位宽,五个DDR同时存在 对DIMM无效

15. 不允许跳着bank使用DDR,比如使用64 66bank

16. 并且有一个晶振输出放在地址线控制线bank的GCIO引脚上,而且必须是差分时钟。

17. 在UG571中指出,如果某一bank用于连接存储芯片,要将其VREF引脚连接1k电阻再到GND

18. 如果字节组被设置用于存储IO那么不能将系统复位分配给字节N0和N6

19. 给DDR ip核的时钟输入必须是差分时钟。

20. 以上均属于个人拙见,不保证正确,仅供参考。

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