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博客
FIFO、RAM的工程实践
在FPGA的设计中,不可避免的会用到FIFO和RAM这2个基本单元
2022-10-25 |
FIFO
,
RAM
,
FPGA设计
K26 SOM从emmc启动linux
本文将介绍将KV260上红色SOM换成K26 SOM后,如何从EMMC启动Linux。
2022-10-24 |
K26
,
kv260
,
eMMC
通信技术专题:信道均衡器
今天给大家简单讲讲基带接收机中的信道均衡技术,主要取材于sharetechnote
2022-10-24 |
通信技术
,
均衡器
,
5G
如何申请Xilinx的评估IP
最近要开发JESD204B协议,需要用到Xilinx的JESD204 IP核,记录一下申请此IP核的过程
2022-10-24 |
Xilinx
,
IP
,
每日头条
Vivado中的Elaborate是做什么的?
在Vivado的界面中,有个RTL ANALYSIS->Open Elaborated Design的选项,可能很多工程师都没有使用过
2022-10-24 |
Vivado
,
Elaborate
Vivado从此开始(进阶篇)读书笔记——综合阶段相关知识点
对控制集百分比的说明(适用于7系列FPGA和UltraScale FPGA)如下表
2022-10-21 |
Vivado
Vivado 中ibert的使用
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
2022-10-20 |
Vivado
,
IBERT
Xilinx射频系统级芯片(RFSoC),你用过吗?
模数转换器几乎消除了所有的模拟前端组件,射频/中频采样率高达4GHz
2022-10-19 |
RFSoC
为什么RTL代码推荐使用XPM(Xilinx参数化宏)?
我们以MEMORY为例,在Vivado中可以通过下面四种方式调用FPGA中的存储单元
2022-10-19 |
XPM
,
RTL代码
FPGA项目开发之同步信号和亚稳态
让我们从触发器开始,所有触发器都有一个围绕活动时钟沿的建立(setup time)和保持窗口(hold time)
2022-10-19 |
FPGA
,
亚稳态
Xilinx selectIO 资源的使用——input方向
将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。
2022-10-19 |
SelectIO
,
7系列FPGA
,
input
Xilinx 7系列SelectIO结构之IO标准和端接匹配(二)
本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。
2022-10-18 |
7系列FPGA
,
SelectIO
Verilog中$finish、$stop的使用与区别
系统任务$finish的作用是退出仿真器,结束仿真过程
2022-10-18 |
Verilog
字符串匹配算法——shift_and的FPGA实现
本文主要介绍基于该算法演进的shift-and算法以及在FPGA中的实现。
2022-10-18 |
字符串匹配
,
FPGA
ZYNQ-7000 and ZYNQ Ultrascale+ MPSoC片内ADC应用笔记
应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用
2022-10-17 |
Zynq-7000
,
MPSoC
,
ADC
,
每日头条
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