博客 | FPGA 开发圈

Xilinx FPGA的XADC测试笔记

Xilinx 7系列FPGA内置了一个模数转换模块，称为XADC。XADC内部集成了两个最高1MHz采样率，1Vpp的ADC模块，可以采集FPGA外部输入的模拟信号并转为数字信号。XADC不需要外接任何输入信号，就可以测量FPGA内部的温度，VCCINT，VCCBRAM，VCCAUX电压。

2020-06-22 | XADC

Xilinx的 MIG IP（非AXI4）接口时序以及控制

AXI4 从站接口将 AXI4 事务映射到 UI，以向内存控制器提供行业标准总线协议接口。UI 块向用户提供 FPGA 逻辑块。它通过呈现平面地址空间和缓冲读写数据来提供对本机接口的简单替代。

2020-06-17 | MIG控制器, 7系列FPGA

AXI DMA详解与应用篇 | 第三讲、Data Cache与DMA一致性问题分析

在ZYNQ的PS侧存在Cache，CPU与DDR之间通过Cache进行交互，数据暂存在Data cache中，在处理器对DDR进行写数据操作时，如果不将数据通过Cache送入DDR，DDR中的数据不会变化。在进行DMA操作时，如果没有对Cache进行适当的操作，可能导致以下两种错误

2020-06-17 | Zynq, AXI-DMA

AXI DMA详解与应用篇 | 第二讲、AXI DMA工程搭建及SDK代码分析

在上一篇中着重讲解了DMA的含义和AXI_DMA_IP，本次的重点就是搭建一个AXI_DMA环路工程，并从C语言角度分析其SDK代码

2020-06-15 | AXI, DMA

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程

Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的操作过程。这里我们使用的Vivado版本是2017.2，使用的例程是Vivado自带的wavegen工程，并在工程中增加一个计数器模块

2020-06-12 | 部分重配置, Vivado-2017.1

AXI DMA详解与应用篇 |第一讲

DMA是一种内存访问技术，允许某些计算机内部的硬件子系统可以独立的直接读写内存，而不需要CPU介入处理，从而不需要CPU的大量中断负载，否则，CPU需要从来源把每一片段的数据复制到寄存器，然后在把他们再次写回到新的地方，在这个时间里，CPU就无法执行其他的任务

2020-06-11 | DMA

Vivado2018 中使用modelsim联合仿真

vivado 中使用modelsim联合仿真

2020-06-10 | Vivado2018, Modelsim, Vivado仿真

Block RAM与Distributed RAM

Block RAM与Distributed RAM，简称为BRAM与DRAM，要搞清楚两者的区别首先要了解FPGA的结构： FPGA=CLB + IOB+Block RAM CLB。一个CLB中包含2个Slice、8位寄存器、多路选择器、进位链等。

2020-06-09 | BRAM, DRAM

Vivado中差分时钟的配置方法

由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法

2020-06-09 | Vivado, 差分时钟, Genesys-2

Aurora 8B/10B光口通信

本课程内容参考XILINX 官方文档PG046。这个IP支持Kintex®-7, Virtex®-7 FPGA GTX 和GTH 收发器，Artix®-7 FPGA GTX 收发器, Zynq®-7000 GTX and GTX收发器。Aurora 8B/10B IP core可以工作于单工或者全双工模式。IP CODE 的使用也非常简单，支持AMBA®总线的AXI4-Stream协议。

2020-06-08 | Aurora, 光口通信, PG046

基于TCP/IP协议的电口通信

LWIP可以通过硬核实现或者软核实现，具体要看FPGA的选型，其中硬核可以通过硬核自带的GMAC通过直连PHY或者EMIO扩展到PHY都可以实现相应功能，同时硬核也可以通过AXI总线与相应的IP相连然后再同外部PHY连接实现相应功能。这部分Xilinx官方提供详细的文档xapp1306-ps-pl-ethernet-performance-lwip和测试例程

2020-06-05 | TCP协议, IP协议

Vivado中PBlock的使用方法

在VIVADO的实现的布局中，可以利用PBlock将某一个或某几个Cell（模块单元）固定在Device的固定区域上。如此，可以实现该模块内部的时序收敛，并且，该工具对于可重配置工具的使用也是必不可少的

2020-06-05 | Vivado, Pblock

lwip 是瑞典计算机科学院(SICS)的 Adam Dunkels 开发的一个小型开源的 TCP/IP 协议栈。实现的重点是在保持 TCP 协议主要功能的基础上减少对 RAM 的占用。LwIP 是 Light Weight (轻型)IP 协议，有无操作系统的支持都可以运行。LwIP 实现的重点是在保持 TCP 协议主要功能的基础上减少对 RAM 的占用，它只需十几 KB 的 RAM 和 40K... 阅读详情

2020-06-03 | MicroBlaze, lwIP

Vivado管脚定义方法

赛灵思的文档繁多，本来可以用简单的方法能够实现，却没有简明的文档进行说明，给新进者带来困扰，下面我来介绍下用Vivado工具定义管脚的两种方法。

2020-06-03 | Vivado, 管脚定义

GTX板间传输笔记

GTX是kintex-7系列FPGA内部的高速数据收发器硬核模块，专门用于FPGA与外部的高速数据通信，目前许多常用的高速协议（比如JESD204、PCIE、SATA、SGMII接口的以太网等）的实现都需要用到GTX。GTX的基本内容以前介绍过了，这里不再叙述。该篇主要记录两片FPGA利用各自的GTX实现高速数据的收发过程

2020-06-02 | Kintex-7, GTX, 高速数据通信