学会System Generator(3)——生成说明文档与testbench

本文是该系列的第3篇,上一篇以数字滤波器的设计为主题,介绍了System Generator的完整设计流程,最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench,本文将介绍如何使用该特性。

生成说明文档
本文在上一篇设计的数字滤波器模型基础上进行修改。打开System Generator这个block,在Compilation标签下:

选中“Create interface document”,在点击Generate导出设计后,在netlist/sysgen文件夹下会生成一个HTM文件。用浏览器打开如下:

这个说明文档会介绍导出设计的端口说明、设计文件说明、设计策略(选用的FPGA、综合工具等)、工具等信息。

生成testbench
在System Generator block的Compilation标签下选中“Create testbench”,如第一幅图所示。在点击Generate导出设计时,软件会根据选择的硬件描述语言生成对应的testbench(在netlist/sysgen文件夹下):
●“Verilog“对应”name_tb.v“文件
●“VHDL“对应”name_tb.vhd“文件

name为simulink模型的名字,我这里为“sysgen_filter_tb.v“。在生成的Vivado示例工程中会自动添加这个testbench文件:

在这个testbench中包含4个子模块:时钟生成模块xlclk、测试数据输入模块xltbsource、模块数据输出模块xltbsink和IP核设计文件sysgen_filter_0。最后在顶层模块中调用4个子模块,组成一个完整的测试平台(在“Testbench编写指南系列”中会解析这种testbench编写方式)。

直接运行仿真,Vivado中仿真结果如下所示:

仿真结果与上一篇完全一致。这是因为System Generator工具在生成testbench文件时将simulink环境中接入到Gateway In block的数据存储到dat文件中,在testbench中调用。而我们自己编写testbench时需要设计M文件产生信号,再用HDL语言设计仿真过程。可见System Generator的便利与强大。

文章来源:FPGADesigner的博客
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