采用 Simulink 和 AMD 赛灵思的 Vivado Simulator 开展 FPGA/SoC 早期设计验证

Versal® ACAP 是一种软件可编程异构计算平台,它结合了处理核心、可编程逻辑和 AI 引擎。Versal 器件可用于加速机器学习推断和高级信号处理工作负载,如波束形成、快速傅里叶变换 (FFT) 和滤波器。

Versal® ACAP 设计包含用于可编程逻辑的传统 RTL 代码以及面向高性能 AI 引擎阵列而最新实现的功能。由于采用 Versal 架构的设计被划分在不同引擎上,因此必须在完整设计的环境下对所有的新设计内容开展功能验证。

快速实现混合系统功能仿真的方法之一是将 MATLAB 和 Simulink 环境与 Vitis™ Model Composer 结合使用,开展仿真。MathWorks 提供的 HDL Verifier 产品现可支持 Vivado® Simulator 与 MATLAB 或 Simulink 间的联合仿真。

在本次网络研讨会中,来自 AMD Xilinx 和 MathWorks 的工程师将演示如何使用可编程逻辑和 AI 引擎阵列功能对设计开展早期功能验证。 

可选日期

时间

2022年10月27日

17:00-18:30

2022年10月27日

21:00-22:00

2022年10月28日

2:00-3:00

分享要点:

1. 同时使用可编程逻辑和 AI 引擎实现方案,快速对设计开展功能联合仿真

2. 对导入的 HDL 代码开展周期近似联合仿真(使用 Vivado Simulator)

3. 使用 HDL Coder Workflow Advisor 生成 HDL 代码并与 Vivado Simulator 联合仿真,自动验证代码

4. 使用 MATLAB 和 Simulink 环境测试工作台 (test bench),通过 FPGA 在环测试,在 AMD 赛灵思开发板上对实现方案进行验证

5. 自动生成 SystemVerilog 测试工作台 (test bench) 组件,供 Vivado IDE 验证环境使用

请留出大约 45 分钟参加演讲和答疑环节。

我们将对本次网络研讨会进行录制。如果您无法参加直播,注册后我们将向您发送回放链接。

演讲者简介:

Rob Graessle:

AMD 赛灵思的产品开发高级工程师,主要研究方向是 Vitis Model Composer。在为国防部开发雷达和软件定义无线电应用的过程中,他积累了超过 10 年的丰富经验。他热衷于从需求、仿真直至原型,掌控项目全程,而后体验到设计从梦想走进现实的振奋。Rob在迈阿密大学获得计算机科学与工程学理学学士和硕士学位。

Eric Cigan:

是MathWorks 在 ASIC 和 FPGA 设计验证领域的首席产品营销经理。在加入 MathWorks 以前,他曾在 Mentor Graphics、MathStar 和 AccelChip 从事过技术营销岗位。Eric 在麻省理工学院获得机械工程学理学学士与硕士学位。

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