为应用选择最佳成本优化系列器件

作者:Adam Taylor,来源:ADM开发者社区

简介

在使用可编程逻辑器件设计时,最重要的步骤之一就是为应用选择最佳器件。在 AMD 成本优化的产品系列中,有一系列可供开发人员选择的 FPGA 及异构 SoC。

成本优化的产品系列 (COP) 包含AMD 7 系列和 UltraScale+™ 系列器件、所有 AMD Spartan™ 7 与 AMD Artix™ 7 系列以及 Z7020 以下的 AMD Zynq™ 7000 器件等。在 UltraScale+ 系列中,COP 包含 AMD Artix UltraScale+ 系列以及达到并包含 ZU3T 的 AMD Zynq UltraScale+ 器件等。

何为 COP? 可为开发人员带来哪些优势

这些器件通常用于大量应用,其中包括机器人、医疗、工业、音频、视频、游戏系统、无人机、家庭自动化与联网等。对于开发人员而言,COP 可提供显著优势,其中包括:

. 系统集成:可在一个器件中执行多种不同的功能,尤其是在使用异构 SoC 时。在单个器件中整合多种功能,不仅可降低材料清单成本,而且还可缩小产品的物理尺寸。

. 上市时间:集成型解决方案不仅可缩短开发时间,而且与基于 ASIC 的解决方案相比,FPGA 的灵活性还更高。此外,AMD 还可为开发人员提供大量开发板和 IP,可帮助他们加速应用开发。开发板包括 AMD Kria™ KV260 和 KR260 入门套件、Avnet Ultra96-V2 和 ZUBoard 1CG 等。此外,AMD 论坛、开发者计划以及诸如 MicroZed Chronicles 等社区资源也是非常不错的资源。

. 现场更新:可随产品规划及标准的发展,现场更新 FPGA 和异构 SoC。此外,必要时,还可消除对召回的需求。

. 低风险解决方案:集成型解决方案可简化电路板设计。集成型解决方案还有助于降低与电磁干扰 / 兼容性 (EMI/EMC) 有关的风险。

. 架构灵活性:异构 SoC 和 FPGA 器件均可帮助开发人员采用 SoC 内部的硬核或 FPGA 架构内部实施的软处理器架构串行处理与并行处理之间的解决方案。此外,可编程逻辑还提供任意接口连接功能。异构 SoC 器件的独特架构可帮助开发人员通过在可编程逻辑内创建定制加速器来进一步提高系统性能,如采用 AMD Vivado™ 高层次综合 (HLS) 卸载 C 算法。

7 系列产品系列器件的供货至少会延续到 2035 年,可支持医疗、工业和汽车等大量 COP 应用所需要的长期生产运行。

COP 中包括一系列广泛的器件,这些器件可提供大量开发人员能充分利用的架构特性。

FPGA 和 SoC 器件都可分成 7 系列器件和 UltraScale+ 系列器件。

7 系列中的COP 器件包括 AMD Spartan 7 和 Artix 7 系列。AMD Spartan 7 器件可为开发人员提供最低成本、最小封装以及最高 I/O 逻辑比。如果需要多千兆位收发器,则 AMD Artix 7 可为开发人员提供工作速率达 6.6Gbps 的收发器。

如果在 7 系列范围内需要嵌入式处理,从 Z7007S 到 Z7020 的AMD Zynq 7000 器件可为开发人员提供单核或双核 Arm® Cortex®-A9 处理器和可编程逻辑。UltraScale+ MPSoC 系列可为开发人员提供双通道或四通道 A53 处理器。

在 UltraScale+ 范围内,COP 包括 AMD Artix UltraScale+ 器件(所支持的收发器能够支持高达 16Gbps 的线路速率)以及 ZU1 至 ZU3T 器件中的 UltraScale+ MPSoC 系列。

除了可编程逻辑和嵌入式处理器内核外,COP 范围内的 7 系列及 UltraScale+ 器件还包含如下架构特性:

. 系统监控器 / XADC:一款能够监控内部电压轨和温度的嵌入式 ADC,是执行系统安全保护的理性选择。
. PCIe:通过支持多个信道实现的 PCIe Gen 3 或 Gen 4 端点及根端口实施,可实现在芯片内外传输高带宽数据。
. 集成型内存:支持 BlockRAM 与 UltraRAM。BlockRAM 是灵活性极高的专用 36Kb 内存块。每个 BlockRAM 均提供两个读写端口,既可按 36Kb 内存实施,也可按两个 18Kb 内存实施。UltraRAM 的目的是使用高达 14Mb 的 UltraRAM 内存替代板外内存,以实现更高的整体性能。
. 灵活的 I/O:I/O 支持一系列接口连接,从高性能 I/O (HPIO) 实现的高速差分信号发送到支持 3v3 标准(可简化与通用器件的集成)的高密度、高量程 I/O (HDIO/HRIO)。
. 安全特性:多层安全特性,从采用 AES 的比特流加密到使用 AES、RSA 和 SHA 的安全启动。COP 中的部分器件还提供密钥管理与滚动功能

选择最佳 COP 器件

在 COP 器件之间进行选择可能是一项非常艰巨的任务,因此我们可将以下流程图作为指导,以帮助为您的应用选择最适合的器件。

第一个决定因素是:是否需要嵌入式处理器。根据这个问题的答案,我们要么会在 AMD Zynq 7000 与 AMD Zynq UltraScale+ 器件之间做决定,要么会在 AMD Spartan 7、AMD Artix 7 与 AMD Artix UltraScale+ 器件之间做决定。

如果需要嵌入式处理器,我们则需要确定逻辑设计中是否需要 PL 收发器。所有 AMD Zynq 7000 MPSoC 器件都提供有 PS GTR 高速收发器,可实施 USB3.0、SATA 与 DisplayPort 等。如果需要收发器,则 AMD Zynq UltraScale+ ZU3T 是适合选用的器件,因为它提供 PL 收发器。

如果不需要 PL 收发器,则需要根据预期逻辑资源的规模评估进一步的决策点。如果需要低于 80k 的 LUT,则应该考虑 AMD Zynq 7000 系列器件。如果预期逻辑资源超过 80k,则应当考虑 AMD Zynq UltraScale+ MPSoC。切记,在确定整个项目生命周期的逻辑资源规模时,往往会有增加逻辑资源的范围及需求变动。因此,在完成初始规模估算时,最好将器件规模调整为大约满额的 60%。这不仅可为设计发展创造空间,同时还可降低在规模增大时,出现执行时序收敛问题的风险。

最后一个考虑因素可能是最终应用。大量边缘应用都需要紧凑的外形来达到尺寸、重量及功耗要求。可编程逻辑器件处于系统的核心位置,因此尺寸受限的应用可从占位面积更小的器件中获得巨大优势。值得庆幸的是,AMD Zynq UltraScale+ 器件与 AMD Artix UltraScale+ 器件采用集成扇出(InFO)封装提供,可提供一款,与倒装芯片解决方案相比,既可缩小组件电路板面积,又可降低高度的解决方案。如果您不熟悉 InFO 封装,那我可以告诉您:它可去除基板,允许缩小电路板面积并降低高度。此外,所选器件的封装可能也会在选择标准上发挥重要作用。

Figure 1 – COP device Selection Flow Chart图 1. COP 器件选择流程图

如果不需要嵌入式处理,就必须确定是否需要收发器。如果需要,则可以考虑采用 AMD Artix 7 或 Artix UltraScale+ 系列。如果不需要收发器,则决策点就是价格、逻辑资源与 I/O 逻辑比中的一个。开发人员一般会在 AMD Spartan 7 器件(成本更低)或 AMD Artix 7 器件(逻辑密度更高)之间选择。对于更高逻辑密度而言,首选 AMD Artix UltraScale+ 系列器件。

案例研究

我们来看几个有关器件选择的简单案例研究。第一个示例是帧捕获器,通过使用收发器的专用标准捕获科学图像输出就需要该捕获器。必须提供捕获的图像,才能通过以太网,使用 PYNQ 框架下载。

这个示例需要一款嵌入式处理器与下游网络及 PL 收发器通信,才能执行千兆位收发器链路。此外,PL 还将执行图像捕获流水线和 DMA,以便向处理器系统提供图像数据。为该应用使用了PL 收发器和嵌入式处理器,因此 ZU3T 是值得考虑的适宜器件。

第二个案例研究示例是 SMPTE UH-SDI 至 PCIe 采集卡。该卡将接收 US-SDI 帧,对其进行缓存并通过 PCIe 提供,以便进行后续处理。这就需要在输入输出端采用高速收发器,才能实现 12Gbps HD-SDI 所需的高数据速率以及为 PCIe Gen3 x4(可支持每信道 1Gbps 的速率)提供支持所需的高数据速率。本示例中的决定因素是收发器速度。AMD Artix UltraScale+ 是 COP 范围内唯一支持 16Gbps 收发器的器件。

最后一个案例研究是医疗测试设备,其主要用于分析和测试除颤器生成的波形。这种测试设备采用 ADC 捕获除颤器生成的波形,而 FPGA 则会将波形捕获到一个小型外部 SRAM 内存中。完成波形捕获与缓存之后,将对数据进行后期处理分析,以确保波形符合预期。对于本应用而言,无需收发器,而且逻辑规模估算低于 100k LUT,有裕量。这其中的主要驱动因素是并行接收并缓存数据。不需要嵌入式处理器及收发器,因此 AMD Spartan 7 FPGA 低于 100k LUT 的资源标示是开发人员考虑的正确起始点。

总结

COP 中提供的各种精细粒度器件意味着有一款符合大多数应用需求的器件。从 AMD Spartan 7 FPGA 产品中的最小封装到 AMD Artix UltraScale+ 器件中配备 16Gbps 收发器的逻辑资源,再到高性能电源优化器件以及 AMD ZU3T 中提供的、配备收发器的异构 SoC,成本优化的产品系列可为开发人员提供一系列可部署在多种应用中的器件。

所有性能和节省成本的声明均由 Adiuvo 提供,没有经过 AMD 独立验证。性能和成本优势会受各种变量影响。这里的结果主要针对 Adiuvo,可能不具有代表性。

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