FPGA 开发圈 | FPGA 社区

Xilinx中解决高扇出的方法

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。

2019-09-29 | Xilinx, 扇出

Vivado里程序固化详细教程

将FPGA的配置文件（固化用的配置文件是二进制文件，仅bin文件）烧写到板载Flash中，实现上电自启动，完成程序固化。

2019-09-29 | Vivado

静态时序分析概述

静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。

2019-09-29 | 静态时序分析

FPGA时序约束中常用公式推导

在fpga工程中加入时序约束的目的： 1、给quartusii 提出时序要求； 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求； 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。

2019-09-29 | 时序约束, FPGA

【下载】UltraScale 架构和产品简介

Xilinx® UltraScale™ 架构包含高性能FPGA，MPSoC和RFSoC系列，可满足广泛的系统要求，其重点是通过众多创新技术进步来降低总功耗。

2019-09-27 | UltraScale

vivado中各个文件的含义

在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加同一。

2019-09-27 | Vivado

xilinx 7系列FPGA时钟篇(3)_时钟操作法则

上一篇咱们介绍了7系列FPGA的时钟区域内部结构，本篇咱们接着介绍如何实际操作时钟。不说其它的，直接先上两张图。

2019-09-27 | 7系列FPGA, 时钟

你真的知道Python的字符串怎么用吗？

Python 中字符串是由 Uniocde 编码的字符组成的不可变序列，它具备与其它序列共有的一些操作，例如判断元素是否存在、拼接序列、切片操作、求长度、求最值、求元素的索引位置及出现次数等等。除此之外，它还有很多特有的操作，值得我们时常温故学习，所以，今天我就跟大家继续聊聊字符串。

2019-09-27 | python

四大学术大咖助阵XDF2019北美站

赛灵思开发者大会（Xilinx Developer Forum, XDF）即将拉开帷幕。一个前所未有的开发者与专家思想与观点，创意与方案亲密接触的平台；75 场行业观点、尖端技术和前沿应用相关的技术论坛；20 多个小时，为期两天的手把手开发者实验室；上百名全球意见领袖、技术专家云集一堂。

2019-09-27 | XDF 2019, 赛灵思开发者大会

verilog中的initial块、always块详细解释

一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行；initial语句只执行一次，而always语句则不断重复的活动着，直到仿真结束。

2019-09-26 | Verilog

Xilinx FPGA中全局时钟资源的使用方法

IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。

2019-09-26 | Xilinx FPGA, 时钟

zynq的启动方式学习

Zynq-7000AP SOC器件有效利用了片上CPU来帮忙配置。在没有外部JTAG的情况下，处理系统（PS）与可编程逻辑（PL）都必须依靠PS来完成芯片的初始化配置。ZYNQ的两种启动模式：从BootROM主动启动，从JTAG被动启动。

2019-09-26 | Zynq, 启动

【视频】如何在Alveo卡上使用机器学习套件构建和优化定制型应用

本视频将向您详细介绍在赛灵思 Alveo 加速卡环境中，如何使用 Xilinx ML Suite（机器学习套件）来构建定制化的应用。介绍将包括如何产生训练好的模型、如何优化这些训练好的模型，并且使用这些模型来构建程序来加速设计等步骤的详细介绍。

2019-09-26 | Alveo, 机器学习

XDF（亚洲站）6 折门票，限时抢购

在赛灵思，我们深深明白，开发人员所面临的最大挑战，是如何事半功倍并随时紧跟新技术发展的步伐。欢迎参加 2019 赛灵思开发者大会（XDF 2019），结识来自全球的专家们，并将您的创意加速变成现实。多达 75场独一无二的深度研讨会以及 20多个小时的现场动手开发实验项目，等待您的参与！

2019-09-26 | XDF 2019, 赛灵思开发者大会

学会Zynq（26）UART轮询（poll）模式示例

Zynq中的UART支持轮询和中断驱动两种模式。本文给出两个使用轮询模式的例子，在24篇程序框架的基础上进行改动（贴出主要改动代码，改动很小的地方，如函数接口变化导致函数声明也要改，相信你可以根据我的代码和设计目的自己完成），最后再讨论一下轮询模式的特点。

2019-09-25 | Zynq, UART

每日头条

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。

第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性

AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能

如何使用DFX的Abstract Shell Flow

在使用DFX流程时，有用户希望在完成初始Configuration的Implementation之后，能加速后续RM的实现过程

Versal裸机使用AI Engine的完整流程

有很多文档都描述了AI Engine的架构和性能参数，但是看完这些后，现实中遇到的问题最多的是这个AI Engine到底怎么用

SWDT在Versal中的应用

系统看门狗定时器（System WatchDog Timer）通常用于嵌入式系统，可以有效的防止软件错误、系统死锁、篡改以及意外行为

AMD的AI芯片战略

AMD首席执行官苏姿丰和计算与图形部门高级副总裁/总经理 Jack Huynh 均回答了行业分析师提出的有关 AMD 人工智能硬件战略的性质以及如何看待其产品组合的问题

MMCM/PLL的phase shift mode对STA的影响

在 AMD FPGA 中，当 MMCM 或 PLL 原语的输出时钟属性 CLKOUT*_PHASE 非零时，通常会引入时钟相移。

AI时代，HBM掀起存储芯片新浪潮

AI热潮造就GPU繁荣的同时，也让扮演关键角色的HBM热度高居不下，成为当前AI赛道的新兴爆发风口