FPGA 开发圈 | FPGA 社区

Python 浮点数的冷知识

上周的PyCoder's Weekly上分享了一篇小文章，它里面提到的冷知识很有意思，作者稍作补充，分享给大家。它提到的部分问题，读者们可以先思考下：若两个元组相等，即 a==b 且 a is b，那么相同索引的元素（如a[0] 、b[0]）是否必然相等？若两个对象的 hash 结果相等，即 hash(a) == hash(b)，那么它们是否必然相等呢？

2019-09-23 | python, 浮点数

您的存储器堆叠了吗？—— 赛灵思推出16GB HBM FPGA

当您想到处理性能时，脑子里最先出现的影响因素往往并不是存储吧？但是，如果您正在处理大量的大型数据集，那么每个步骤的带宽都会影响到您完成工作的速度和效率。对于AI应用、8K视频处理、医疗成像、区块链和汽车解决方案等工作负载，高带宽性能带来的差异就如同玩具水枪与消防水带的区别。

2019-09-23 | 存储器, FPGA

HLS和Alveo迎来Fintech的新时代

FPGA在fintech领域的应用历史悠久，Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性，可定制低延时、高吞吐率的设计，基本上可以碾压软件实现的性能。

2019-09-23 | HLS, Alveo

利用Xilinx的DSP Supertile降低CNN50倍延时-腾讯联合Xilinx在FPL发表长文

在本文中，我们开发了一个 FPGA 加速平台，该平台利用统一的framework架构，在数据中心实现通用卷积神经网络（CNN）推断加速。为了克服计算限制，4,096个DSP阵列用于不同类型卷积的超级单元（supertile units, SU），其在500MHz下提供高达4.2 TOP/s 16位定点性能。

2019-09-20 | DSP Supertile, CNN

黑客来袭，保护医疗与工业资产迫在眉睫！

现在，黑客们正变得愈发“老练”，他们将攻击对象对准那些敏感的、存在潜在弱点的、复杂的目标，譬如医疗和工业网络。赛灵思医疗与工业物联网解决方案及Zynq® UltraScale+™ SoC平台，能够为医疗和工业设备提供亟需的防御系统，而这也正是医院与制造业工厂的大型网络不可或缺“操作技术”。

2019-09-20 | 工业物联网, 医疗

上文对Zynq中的UART控制器做了简单介绍。从本文开始将以实例的方式详细讲述UART的各种使用方法。本文是UART最基础的使用方法，每秒发送一个“hello world”，实现的功能与printf或xil_printf相同。但后面介绍UART更复杂特性的文章，都是在本文设计的基础上进行改动。 SDK程序设计 Vivado中配置Zynq时启用开发板提供的UART接口。SDK中user_uart.... 阅读详情

2019-09-20 | Zynq, UART

ZYNQ进阶之路3--PL端UART 发送设计

在ZYNQ进阶之路2中我们讲解了PL端PWM呼吸灯的设计，本节我们讲解PL端实现串口UART的发送设计。

2019-09-19 | Zynq, UART

上新：支持 Qorvo RF 前端的 Zynq UltraScale+ RFSoC 开发套件

Zynq UltraScale+ RFSoC 开发套件产品描述 Avnet Zynq® UltraScale+™ RFSOC 开发套件可帮助系统架构师使用 MathWorks 的工具和 Qorvo 业界领先的 RF 组件探索从天线到数字的整个信号链。我们为支持 Avnet RFSoC Explorer® 应用的 MATLAB® & Simulink® 新增了一个支持无线传输的... 阅读详情

2019-09-19 | Qorvo, Zynq-UltraScale, RFSoC

质的飞跃，英国 V-nova 描绘 Codec 世界新蓝图

众多大规模视频服务运营商还在提供传统的 H.264 视频流，并通过通用 CPU 中进行编码。但是现在可以利用专用处理功能为视频编码效率带来质的提升，这些功能更适合像转码密集型应用。赛灵思 FPGA 上运行的 PERSEUS Plus 完全涵盖这些处理功能，可提供业界领先的压缩效率，从而显著改善大规模服务的编码密度，大幅度降低运营成本，并且提高体验质量 (QoE)。

2019-09-19 | Codec, 视频编码

让您的创新永不落伍：赛灵思开发者大会（XDF）报名开启！

赛灵思开发者大会 ( Xilinx Developer Forum, XDF ) 2019 即将拉开帷幕！北京站报名通道现已开通！！

2019-09-19 | 赛灵思开发者大会

【下载】SDAccel 环境用户指南 (中文版)

SDAccel™ 环境使用标准编程语言，提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。

2019-09-18 | SDAccel, 用户指南

vivado约束之时钟路径分析

时序不满足约束，会导致以下问题：编译时间长的令人绝望；运行结果靠运气——时对时错。

2019-09-18 | Vivado, 时钟约束

zcu102（8）AXI_STREAM实现AXI_DMA

AXI_STREAM的时序：AXI_STREAM接口一般用于大规模持续的无地址映射关系的流数据传输......

2019-09-18 | ZCU102, AXI-DMA

关于Verilog中的几种赋值语句

连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

2019-09-18 | Verilog

Xilinx Srio详解&IP核使用

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

2019-09-18 | Xilinx, RapidIO