时序 | FPGA 开发圈

为啥FPGA资源/时序都有很大的优化空间？

judy 在周二, 04/23/2024 - 09:49 提交

在工作中，我们接触到的至少90%以上的FPGA项目，它的的资源/时序都有很大的优化空间，为啥这么说？

FPGA 的数字信号处理：重写 FIR 逻辑以满足时序要求

judy 在周四, 06/08/2023 - 10:19 提交

今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它

FPGA经验谈系列文章——时序不过怎么办

judy 在周三, 04/26/2023 - 09:25 提交

跟FPGA打交道这么多年，多多少少总会碰到一些时序问题

资源和时序优化之一

judy 在周一, 08/15/2022 - 09:59 提交

对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题

DDR3读写时序

judy 在周一, 03/14/2022 - 09:26 提交

DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号

Vivado时序 - 什么是 TNS、WNS、THS 和 WHS?

judy 在周二, 09/28/2021 - 15:00 提交

运行“report_timing” 或 “report_timing_summary” 命令后，我注意到 WNS、TNS、WHS 和 THS。什么是 WNS、TNS、WHS 和 THS?

开发者分享 | 使用方法论报告 1：时序已满足，但硬件功能出现错误

judy 在周四, 08/19/2021 - 12:36 提交

本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domain Crossing) 有关，因此，本篇博文介绍了如何调试设计中的时钟域交汇问题。

Xilinx Artix-7（小电流）电源和时序

judy 在周一, 07/19/2021 - 10:40 提交

Xilinx Artix®-7 系列的成本优化型 FPGA ，提供具有业界最高性能功耗比的结构、收发器线速、DSP 处理能力和 AMS 集成。该系列产品采用 MicroBlaze™ 嵌入式软核，支持 1066Mb/s DDR3，特别适用于各种成本功耗敏感型应用，比如软件定义无线电、机器视觉相机和低端无线回传。大电流型号适合 > 4A 的设计，小电流型号适合 < 4A 的设计。