时序

开发者分享 | 使用方法论报告 1:时序已满足,但硬件功能出现错误

本篇博文中的分析是根据客户真实问题撰写的,该客户发现即使时序已得到满足的情况下,硬件功能仍出现错误。最后发现,问题与时钟域交汇 (Clock Domain Crossing) 有关,因此,本篇博文介绍了如何调试设计中的时钟域交汇问题。

Xilinx Artix-7(小电流)电源和时序

Xilinx Artix®-7 系列的成本优化型 FPGA ,提供具有业界最高性能功耗比的结构、收发器线速、DSP 处理能力和 AMS 集成。该系列产品采用 MicroBlaze™ 嵌入式软核,支持 1066Mb/s DDR3,特别适用于各种成本功耗敏感型应用,比如软件定义无线电、机器视觉相机和低端无线回传。大电流型号适合 > 4A 的设计,小电流型号适合

Xilinx Versal ACAP 电源和时序

Versal 自适应计算加速平台(ACAP)是 Xilinx 最新的 SoC 片上系统系列之一。它包含了标量处理引擎、适配硬件、(软件可编程和硬件可调整)智能引擎和片上网络,即一个软件可编程基础架构。这需要适应能力很强的精确时序和电源。

盘点FPGA初学者做时序最易忽视的几个要点!

本文将从代码风格,时序修正,工程设置等几个方面介绍本人的实践经验,希望让各位初学者快速提高,也希望FPGAer能给出宝贵建议。

【视频】XDF 2019演讲回放 | UltraFast方法论和时序收敛

本次会议将涵盖行业专家提供的一套全面的设计和约束方法,以加快产品上市时间,最大化设计密度并在Xilinx平台上提高性能。 您将有机会了解最新的Vivado实施功能,编译时间减少流程以及自动QoR建议。

影响FPGA时序的进位链(Carry Chain),你用对了么?

在FPGA中我们写的最大的逻辑是什么?相信对大部分朋友来说应该是计数器,从最初板卡的测试时我们会闪烁LED,到复杂的AXI总线中产生地址或者last等信号,都会用到计数器,使用计数器那必然会用到进位链。

Zynq中FPGA上电时序

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

Zynq中FPGA上电时序

因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO

FPGA时序约束理论篇之建立保持时间

什么是时序约束?泛泛来说,就是我们告诉软件(Vivado、ISE等)从哪个pin输入信号,输入信号要延迟多长时间,时钟周期是多少,让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束,软件是无法得知我们的时钟周期是多少,PAR后的结果是不会提示时序警告的。

解决FPGA时序问题的八大忠告

忠告一:如果时序差的不多,在1NS以内,可以通过修改综合,布局布线选项来搞定,如果差的多,就得动代码。