时序分析

基于Xilinx的时序分析与约束(8)----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

最近研究vivado里的时序分析路径时,发现了3个很有意思的问题

基于Xilinx的时序分析与约束(7)----非理想时钟的特性约束

为了更精确地进行时序分析,设计者还必须设定一些与运行环境相关的可预测变量和随机变量

基于Xilinx的时序分析与约束(6)----如何读懂vivado下的时序报告?

今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告

基于Xilinx的时序分析与约束(5)----衍生时钟约束

 衍生时钟约束必须指定时钟源,在对衍生时钟进行约束时,并不指直接对其周期

基于Xilinx的时序分析与约束(4)----主时钟约束

主时钟约束,就是我们对主时钟(Primary Clock)的时钟周期进行约束

基于Xilinx的时序分析与约束(3)----基础概念(下)

路径1、2、3实际上都是对寄存器到寄存器之间的数据路径之间的约束,而路径4则是约束纯组合逻辑

时序分析基本概念(二)——保持时间

保持时间是对触发器而言,以能够稳定准确的锁存或者触发为目的

如何阅览vivado工程的时序分析报告——建立时间

本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。

时序分析基本概念(一)——建立时间

以上升沿锁存为例,建立时间(Tsu)是指在时钟翻转之前输入的数据D必须保持稳定的时间。

基于Xilinx的时序分析与约束(2)----基础概念(上)

数字电路根据逻辑功能的不同特点,可以分成两大类:组合逻辑电路与时序逻辑电路