时序约束

FPGA 时序约束一:如何查看时序错误

一个设计的时序报告中,design run 时序有红色,裕量(slack)为负数时

基于Xilinx的时序分析与约束(8)----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题

最近研究vivado里的时序分析路径时,发现了3个很有意思的问题

基于Xilinx的时序分析与约束(7)----非理想时钟的特性约束

为了更精确地进行时序分析,设计者还必须设定一些与运行环境相关的可预测变量和随机变量

读懂用好Timing Constraints窗口

在调试时序约束的过程中,用户常常会对除了顶层约束外所涉及的繁杂的时序约束感到困惑而无从下手。

set_input_delay如何约束?

今天我们就来详细分析一下,这个约束应该如何使用。

基于Xilinx的时序分析与约束(1)——什么是时序分析?什么是时序约束?什么又是时序收敛?

这个专栏,我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。

Vivado 综合阶段什么约束生效?

在Vivado或其他综合工具(如Synplify)上,综合阶段需要添加什么约束呢?

FPGA设计之时序约束四大步骤

本文章探讨一下FPGA的时序约束步骤

Vivado中怎么做set_input_delay约束

在STA中,要分析上游器件和FPGA之间的时序关系就得指定input delay。

FPGA的虚拟时钟如何使用?

在我之前写的FPGA时序约束教程中,有一篇中讲到了虚拟时钟,但文中对虚拟时钟的应用介绍的还不够详细,因此这里我们再对虚拟时钟做一个更加细致的介绍。