约束

经过BUFGMUX的时钟该如何约束

judy 在 周二, 12/12/2023 - 09:27 提交

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑

XDC约束中加入注释，为什么会导致该约束失效？

judy 在 周三, 09/22/2021 - 09:51 提交

在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师就会选择将之前的管脚信息注释在修改位置的后面。比如下面的工程中，rxd_pin的位置本来是F25，我们需要临时改成E17，同时把F25注释到后面，表明这个位置之前是F25

【Vivado Design Suite用户指南】：使用约束（v2020.2）

judy 在 周一, 04/12/2021 - 16:03 提交

本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。

关于FPGA Timing约束问题?

judy 在 周五, 10/30/2020 - 09:33 提交

在查看XILINX的时序文档中，对于InputDelay = Tcko, Tcko为时钟有效延到来时，D触发器从D端到Q端的时间，也可以叫CLOCK TO OUTPUT DELAY，寄存器输出延时。这个参数在一般的ADC手册里面，都找不到该参数，只有建立时间和保持时间。如何找这个Tcko的值?

如何进行IO管脚约束？

judy 在 周一, 03/02/2020 - 09:34 提交

IO管脚约束是FPGA设计上板验证的必需环节，它们会对布局布线和时序造成影响。有三种方式来进行管脚约束，一种是通过VIvado管脚约束界面，一种是通过命令行，还有一种可以导入CSV文件