UltraFast

开发者分享 | 时序路径分析提速

在 FPGA 设计进程中,时序收敛无疑是一项艰巨的任务。低估这项任务的复杂性常常导致工作规划面临无休止的压力。赛灵思提供了诸多工具,用于帮助缩短时序收敛所需时间,从而加速产品上市。本篇博文描述了一种方法,能够有效减少时序路径问题分析所需工作量

用户指南 | UltraFast:降本增效最佳实践

赛灵思 UltraFast™ 设计方法旨在帮助简化当今器件设计进程的最佳实践,帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源,并加速完成设计实现和时序收敛提供推荐方法背后的原理,以支持用户制定出明智的设计决策。

【下载】UltraFast 设计方法指南(适用于赛灵思 FPGA 和 SoC)(中文版) (v2020.2)

本文档旨在描述推荐的设计方法,帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源,并加速完成设计实现和时序收敛。提供推荐方法背后的原理,以支持用户制定出明智的设计决策。

传统与创新设计的区别有多大?看了它你就知道了!

赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。

赛灵思高效设计方法指南 ( 2020年最新版)——传统与创新设计的区别是什么?

赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。

用LUT来搭建乘法器

卷积占据了CNN网络中绝大部分运算,进行乘法运算通常都是使用FPGA中的DSP,这样算力就受到了器件中DSP资源的限制。比如在zynq7000器件中,DSP资源就较少,神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征,设计出的乘法器不但能灵活适应数据位宽,而且能最大限度降低LUT资源使用

如何使用TI电源时序控制器在5G MIMO的应用

5G是目前通信设备领域的市场趋势, Massive MIMO指的是64T64R应用中常用的多输入和多输出, 更多的发送器和接收器通道需要更多的数字处理器(FPGA / ASIC)来执行数据传输,而典型的64T64R MIMO应用中通常需要4-5个数字处理器。 每个FPGA都需要自己的电源上电/下电的时序,以便FPGA能够正常工作

Alveo U280 工程样板 (ES) 数据中心加速器卡

Xilinx® Alveo™ U280 工程样板 (ES) 数据中心加速器卡旨在满足现代数据中心不断变化的需求。Alveo U280 ES 建立在 Xilinx 16 nm UltraScale™ 架构基础之上,能够以 410 GB/s 的带宽提供 8GB 的 HBM2,从而可为数据库、分析和机器学习推断等内存有限的计算密集型应用提供灵活应变的高性能加速

设计采用目标器件的切换

如果你已经有了一个设计并且想将这个设计移植到另一款目标器件上,这篇文章将帮助你确定这种转换所应遵循的步骤。这篇文章不会涉及与原设计完全不同的转换方式,从底层组件来看并非完全不同的。对于这种转换你应该遵循特定的转换指南,比如UltraScale系列转换为Versal系列器件,这篇文章的主题就是这种转换的方法,转换的方式通常是相似的。

10G/25G/40G/50G/100G/200G/400G 以太网子系统 —— UltraScale/UltraScale+ 重置序列要求

内核重置应该保持断言状态,直到相关时钟稳定为止。在从重置中取出以太网 IP 核之前,它必须具有稳定的频率而且没有故障。 这适用于 SerDes 时钟和 IP 核时钟。 如果在一个时钟中检测到后续不稳定性,就必须重置 100G 以太网 IP 核。