Vitis 是由赛灵思（Xilinx）推出的一款开发工具套件，用于加速应用程序的开发和部署，尤其专注于基于赛灵思的可编程逻辑设备（FPGA）的加速。
Vitis 工具套件的目标是简化 FPGA 加速应用程序的开发流程，使更广泛的开发者能够充分利用 FPGA 提供的硬件加速性能，从而加速特定领域的计算任务。
本视频描述了 Vitis AI 安装说明、如何设置环境、以及如何安装 Vitis AI 目标板的依赖项。
在Vitis完成这个过程的底层，实际调用的是Vivado。Vitis会指定默认的Vivado策略来执行综合和实现的步骤。当默认的Vivado策略无法达到预期的时序要求时，我们需要在Vivado中分析时序问题的原因, 并根据时序失败的原因调整Vivado各个步骤的选项。有时我们也需要调整Vivado各个步骤的选项做不同方向的优化。
8月3日-12日，赛灵思软件与 AI 专家团特举办四期系列线上公开课，深入探讨如何在调整部署平台架构，满足应用不断增长的挑战与其独特需求的同时，一如既往地使用 TensorFlow 和 Caffe 等高层次框架，采用 C、C++ 和 Python 等熟悉的编程语言进行开发。
Vitis统一软件平台是赛灵思最新统一软件平台，支持包括软件工程师和人工智能科学家在内的广泛开发人员，无需用户深入掌握硬件专业知识，就可以从硬件的灵活性与高性能中受益。同时，支持开发者基于赛灵思所有芯片（包括 FPGA、SoC 和 Versal ACAP）的嵌入式软件和加速应用开发。
Alveo系列开发板上的平台其实是一个DFX设计的静态部分，在Vitis 统一软件平台中使用Alveo系列开发板设计加速Kernel, 最终这些Kernel的逻辑会在分布在DFX设计的动态区域。本篇将介绍如何为Kernel的逻辑做floorplan(画Pblock)，人为控制Kernel逻辑的布局。
本视频说明了如何消除由 C 设计中的阵列引起的瓶颈。
在开发一个加速程序的之前，有一个很重要的步骤：正确设计程序架构。开发人员需要明确软件应用程序中哪一部分是需要硬件加速的，并且它多少的并行量，以保证硬件加速器件（FPGA）能完美发挥其作用。本文将分为5个步骤来介绍
在本篇博文中，我们将探讨如何在 Vitis 中调试 Zynq UltraScale 器件启动镜像。这些启动镜像包括 ARM 可信固件 (ATF) 和 U-boot。
视频展示了如何在 Vitis™ HLS 工具中指定端口级协议。
本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。