研讨会回放｜使用Vitis DSP库和Vitis Model Composer在AI引擎上进行信号处理
judy 在 周三, 11/22/2023 - 09:45 提交
如何使用 Vitis 加速流程和 Vitis Model Composer 流程开发带有 DSP 库的 AI Engine 内核
DSP
ZYNQ与DSP之间EMIF16通信
judy 在 周一, 03/13/2023 - 10:02 提交
本文主要介绍说明XQ6657Z35-EVM 高速数据处理评估板ZYNQ与DSP之间EMIF16通信的功能
使用综合语法控制Vivado是否使用DSP块
judy 在 周二, 03/01/2022 - 10:28 提交
使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。
Xilinx System Generator for DSP 纪事 - RTL 设计的生成
joycha 在 周三, 12/01/2021 - 14:41 提交
本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。
搞定多信道讯号调节校准 卫星通讯收发系统实作新设计
judy 在 周四, 10/28/2021 - 11:00 提交
本文介绍了使用16通道发射(16Tx)和16通道接收(16Rx)子数组的实验结果，其中所有发射和接收信道都使用数字转换器集成电路(IC)中的强化型DSP模块来校准。与其它架构相比，这个多信道系统在尺寸、重量和功率上都更有优势。相对于该系统的FPGA资源利用率后可发现，强化型DSP模块可为多信道平台的设计人员解决重要挑战。
【视频】使用面向 Zynq UltraScale+ RFSoC 的 System Generator for DSP
judy 在 周四, 02/28/2019 - 10:35 提交
了解 Vivado System Generator for DSP 2018.3 版本中的全新超级采样率模块集，提供与 MATLAB® 和 Simulink® 集成的设计流程，以加速 Zynq UltraScale + RFSoC 器件上高速 DSP 应用的设计和实现
静态时序分析基础
judy 在 周四, 11/29/2018 - 15:58 提交
建立时间，保持时间
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。
建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。
【视频】利用 Zynq-7000 SoC 实现针对 DSP 功能的软件加速
judy 在 周五, 11/16/2018 - 14:21 提交
本演示介绍了 Zynq-7000 SoC 及其利用 NEON 引擎或硬件加速功能实现软件加速的能力。敬请查看 Zynq-7000 SoC 在面向数据采集和加速数字信号处理 (DSP) 的单芯片参考设计中的灵活性优势，其不仅可对软件进行加速，还能充分利用处理器和可编程逻辑之间的低延迟和高性能数据传送功能。