双fifo流水线实现3x1024数组数据按列相加
judy 在 周一, 11/14/2022 - 15:28 提交
双fifo流水线实现3x1024数组数据按列相加
FIFO
FPGA项目开发之AXI Stream FIFO IP
judy 在 周二, 11/08/2022 - 09:14 提交
Xilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。
FIFO、RAM的工程实践
judy 在 周二, 10/25/2022 - 09:40 提交
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元
FIFO 最小深度计算
judy 在 周二, 08/23/2022 - 09:22 提交
当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO
judy 在 周三, 08/17/2022 - 10:35 提交
该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO
judy 在 周一, 08/15/2022 - 09:43 提交
在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。
一文看懂异步 FIFO 架构（一) 单时钟的异步 FIFO
judy 在 周三, 08/10/2022 - 14:47 提交
FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟
FIFO的应用
judy 在 周五, 07/29/2022 - 09:41 提交
这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。
从底层结构开始学习FPGA----FIFO IP核及其关键参数介绍
judy 在 周四, 07/14/2022 - 16:04 提交
本文对xilinx FIFO IP的参数做详细解读
米联客浅谈Xilinx FPGA FIFO使用
judy 在 周二, 06/07/2022 - 15:40 提交
考虑到很多客户对于FPGA的基础知识掌握不够扎实，也不是每个客户的悟性都非常高，所以准备在原来的FPGA基础入门10个课时基础上再增加一些demo，给大家FPGA学习使用。