高级FPGA设计之高速率结构设计
judy 在 周一, 03/13/2023 - 15:21 提交
在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗
FPGA设计
在FPGA设计中怎么应用ChatGPT？
judy 在 周一, 03/13/2023 - 09:30 提交
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注
如何编写一个基本的 Verilog Module（模块）
judy 在 周三, 02/22/2023 - 09:51 提交
这篇文章主要介绍了 Verilog 在 FPGA 设计中的概念和使用方法
FPGA设计中如何防止信号被优化
judy 在 周一, 02/13/2023 - 09:36 提交
在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化
FPGA设计中计数器的常用方法和注意点
judy 在 周一, 01/16/2023 - 14:48 提交
本文介绍一些计数器的常用方法和注意点
FPGA设计中的串并和并串转换
judy 在 周四, 01/12/2023 - 10:27 提交
串并、并串转化也是FPGA设计中常见的基本问题，相对来说比较简单
资深工程师分享FPGA设计的10点小知识
judy 在 周二, 11/15/2022 - 09:39 提交
在本文中，您将了解最常见问题的来源及其解决方案，以及如何将这些思想应用到您的设计中
AMD Xilinx MPSoC 加载bit文件方法大全
judy 在 周二, 11/01/2022 - 14:58 提交
对于FPGA设计，传统设计都是一个FPGA一个设计，产生一个Bit文件。这就是完整bit文件（full bit）
Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析
judy 在 周五, 10/28/2022 - 10:02 提交
从IP核的时钟配置来学习transceiver的参考时钟架构细节
FIFO、RAM的工程实践
judy 在 周二, 10/25/2022 - 09:40 提交
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元